A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency

Abstract

Os sistemas do tipo High Frequency Trading (HFT) exigem alto desempenho computacional para negociação em tempo real e para análise de dados. O protocolo FAST, uma extensão do protocolo FIX, é um dos principais padrões adotado por esses sistemas. Este trabalho implementa um componente open source em hardware baseado em FPGA para decodificar mensagens financeiras e emitir as tags necessárias para atualização do livro de ofertas. O componente implementa as versões dos protocolos FAST e FIX adotados pela bolsa brasileira B3. O hardware proposto decodifica mensagens com latência média de 0.72us, e throughput médio de 1.4 milhões de mensagens FAST por segundo, representando uma redução de duas ordens de magnitude em comparação com a mesma implementação executada em processador de software.