Design and Performance Estimation of low Power Frequency Divider in 45nm CMOS Technology

Abstract

This paper presents a low power low voltage CMOS frequency divider using power gating technique, that's why it reduces the overall power consumption of circuit and increases the efficiency of circuit. This paper demonstrate various parameters and shows reduced leakage power (0.45*10 -12 ), Delay (6.26 psec) and noise margin (11.53 dB) of the circuit to analyze its performance in 45nm technology with power gating technology. The simulation results were done with cadence tool virtuoso environment at room temperature 27ºC with various supply voltage ranges (0.7 to 1.2 V).

Low Power Frequency Divider Using Forward Body Bias Technique

“…CML mampu beroperasi pada frekuensi input yang tinggi, tetapi ia menggunakan kuasa yang besar (Kwasniewski & Usama 2009). Sebaliknya, TSPC memerlukan jumlah transistor yang sedikit dan mempunyai lengah perambatan yang kecil, dan mampu beroperasi pada frekuensi yang tinggi (Dubey et al 2013 Voltan ambang adalah voltan yang diperlukan untuk membentuk saluran pengaliran arus daripada terminal sumber ke salir. Voltan ambang yang diberikan adalah dalam nilai yang positif.…”