Optimal performance of 16-bit acyclic adders of binary codes

Abstract

Проведеними дослідженнями встановлена перспектива збільшення продуктивності обчислювальних компонентів, зокрема комбінаційних 16-bit суматорів, на основі використання принципів обчислення цифрових сигналів ациклічної моделі. Застосування ациклічної моделі для синтезу 16-bit паралельних суматорів розраховано на:-процес послідовного (для молодших розрядів схеми суматора) та паралельного (для решти розрядів) обчислення сигналів суми і перенесення. Завдяки зазначеному підходу стає можливим, у підсумку, зменшити складність апаратної частини пристрою та не збільшити глибину схеми;-фіксацію (планування) глибини схеми суматора перед його синтезом. Це дозволяє використовувати логічну структуру транзитивного перенесення, що забезпечує оптимальну глибину схеми суматора та не збільшує її складність. Використання ациклічної моделі для побудови 16-bit паралельних суматорів вигідніше у порівнянні з аналогами за такими чинниками:-меншою вартістю розробки, оскільки ациклічна модель визначає простішу структуру 16-bit суматора;-застосуванням останніх розроблених логічних структур транзитивного перенесення, що дозволяє зменшити затримку сигналів суми та перенесення, площу, потужність та підвищити загальну продуктивність 16-bit суматорів бінарних кодів. Завдяки цьому забезпечується можливість отримання оптимальних значень показників складності структури та логічної глибини схеми цифрової компоненти. У порівнянні з аналогами це забезпечує збільшення показника якості 16-bit ациклічних суматорів, наприклад, за енергоспоживанням, площею чипа, у залежності від обраної структури, на 15-27 %, а за швидкодією на 10-60 %. Є підстави стверджувати про можливість збільшення продуктивності обчислювальних компонентів, зокрема 16-bit суматорів бінарних кодів, шляхом використання принципів обчислення цифрових сигналів ациклічної моделі Ключові слова: оптимальна швидкодія ациклічних суматорів, Ling Adder, Kogge-Stone Adder, Knowles Adder