Synthesis of Arithmetic Circuits

Deschamps, Jean-Pierre; Bioul, Géry Jean Antoine; Sutter, Gustavo

doi:10.1002/0471741426

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“…A carry save adder consists of a carry save stage and a final ripple carry stage that adds (or subtracts) the sum (or difference) and the carry (or borrow) bits [20]. The performance of the adder is limited by the ripple carry stage that accounts for the major portion of the delay in the circuit.…”

Section: Proposed Architecturementioning

confidence: 99%

A High Speed 32-bit FPGA based CORDIC Architecture for Sine and Cosine Function Evaluation

Khurshid¹,

Mir²,

Hakim³

2013

IJCA

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Digital Signal Processing (DSP) algorithms always have a need for calculating certain linear, trigonometric, hyperbolic, logarithmic and other transcendental functions. CORDIC based algorithms have long been used in evaluating these functions. Traditional approaches have, however, been limited to software domain only. The simplicity of operation of CORDIC algorithm encourages its implementation in hardware. In this paper a novel CORDIC architecture for sine and cosine function evaluation has been proposed. The hardware integration is carried out using Field Programmable Gate Arrays (FPGAs).The proposed algorithm is based on modified carry save addition and incorporates bit-truncation. The structure offers extremely low latency and high operating frequencies, when pipelined. The novelty of the proposed architecture is that it offers a flat timing response for varying input word lengths. The structure has an inherent capability of supporting an additional internal pipeline within each stage, enabling the structure to operate at high frequencies, typically four times that of the normal CORDIC. The performance analysis is carried out by comparing the proposed architecture against existing non-redundant (basic) and redundant (modified) architectures.

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Section: Proposed Architecturementioning

confidence: 99%

A High Speed 32-bit FPGA based CORDIC Architecture for Sine and Cosine Function Evaluation

Khurshid¹,

Mir²,

Hakim³

2013

IJCA

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“…The corresponding cell for a n-bit binary adder is shown in Figure 4 Figure 4: Binary adder cell. [8,9]. One restricts to 10's complement system to cope with the needs of this paper.…”

Section: Algorithmmentioning

confidence: 99%

“…For B = 10, the classic and naïve approach [8] of ripple-carry for a BCD decimal adder cell can be implemented as in Figure 5. Observe that the critical path involves the carry propagation through 7 binary adders plus a 4-bit Boolean circuit (checking if the sum s is greater than 9 or not).…”

Section: Base-10mentioning

confidence: 99%

“…It is well known that in classical algorithms the execution time of any program or circuit is proportional to the number N of digits of the operands. In order to minimize the computation time, several ideas have been proposed in the literature [8,9]. Most of them consist in modifying the classical algorithm in such a way as to minimize the computation time of each carry; the time complexity may still be proportional to N, but the proportionality constant may be reduced.…”

Section: Introductionmentioning

confidence: 99%

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High-Speed FPGA 10's Complement Adders-Subtractors

Bioul

Vázquez

Deschamps

et al. 2010

International Journal of Reconfigurable Computing

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This paper first presents a study on the classical BCD adders from which a carry-chain type adder is redesigned to fit within the Xilinx FPGA's platforms. Some new concepts are presented to compute the P and G functions for carry-chain optimization purposes. Several alternative designs are presented. Then, attention is given to FPGA implementations of add/subtract algorithms for 10's complement BCD numbers. Carry-chain type circuits have been designed on 4-input LUTs (Virtex-4, Spartan-3) and 6-input LUTs (Virtex-5) Xilinx FPGA platforms. All designs are presented with the corresponding time performance and area consumption figures. Results have been compared to straight implementations of a decimal ripple-carry adder and an FPGA 2's complement binary adder-subtractor using the dedicated carry logic, both carried out on the same platform. Better time delays have been registered for decimal numbers within the same range of operands.

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“…This field has been the subject of many investigations in order to implement various algorithms, such as Newton Raphson, SRT-Redundant, Non Redundant, Restoring and Non-Restoring (Kabuo et al, 1994;Birman et al, 1990; Bannur and Verma, 1985;Harris et al, 1997; Sorkin, 2006;Deschamps, 2006). The Non-Restoring algorithms, for division and square root extraction, are considered as a better compromise in terms of complexity and precision (Li and Chu, 1997; Diromsopa et al, 2001 ;Mamane et al, 1997).…”

Section: Introductionmentioning

confidence: 99%

Prototypage rapide de la commande vectorielle sur FPGA à l'aide des outils Simulink - System Generator /

Mailloux¹

2008

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RESUMEAvec la mécatronique, la recherche effectuée dans ce domaine touche nécessairement à plusieurs disciplines. Cela engendre des problèmes de recherche applicationnels très diversifiés. Le temps d'exécution du contrôle vectoriel ne doit pas dépasser quelques us, même si la physique de l'électronique de puissance ne nous fournit qu'une contrainte de l'ordre de 25 u.s pour des raisons de dissipation d'énergie chez les modules de puissance [12]. En respectant une condition temporelle aussi sévère, on démontre qu'il est possible d'utiliser cette technique pour des algorithmes encore plus complexes. Aussi, cette méthode de développement anticipe les avancements technologiques au niveau de l'électronique de puissance qui permettraient alors de profiter d'un contrôle d'une telle rapidité.La méthode proposée couvre la dernière étape pour un prototype jugé fonctionnel après simulation, soit l'intégration avec le matériel physique pour tests en laboratoire. Pour ce faire, le prototype doit être placé dans la logique du FPGA (Virtex II pro) contenu sur la carte PCI Amirix AP1000, fournie au laboratoire par la Canadian Microelectronics Corporation (CMC En résumé, la méthode doit traiter chaque bloc en boucle ouverte, mais en lui injectant des signaux de boucle fermée provenant du modèle de référence. Une fois l'assemblage du prototype terminé, la réponse de la commande vectorielle est comparée à la référence, et les résultats sont 17analysés. Il y aura nécessairement des variations entre les résultats, surtout à l'initialisation du système, mais l'analyse doit en tenir compte et juger si le prototype offre la réponse souhaitée, avec la précision demandée. Aussi, la précision doit être évaluée et ajustée en fonction de tous les cas possibles pour une certaine gamme de valeurs (ex : pour couvrir les paramètres d'un large éventail de moteurs différents).La méthode de prototypage rapide doit donc satisfaire les caractéristiques suivantes :• la généralité (pour être facilement adaptée à un autre algorithme de contrôle ou à un autre moteur);• la flexibilité d'analyse (pour produire des résultats différents, comme la précision des calculs, avec un minimum de modifications);• l'exactitude des résultats (pour la réponse du système et la précision).Une fois la méthode de prototypage développée, l'obtention des résultats pour l'analyse et le débogage se fait par simulation. Ici encore, la complexité du contrôle pose problème. 2.1,2 Survol du portillonnage (délais d'activation et temps de maintien)Avant la venue des larges FPGAs disponibles aujourd'hui, les méthodes utilisées, incluant l'utilisation de DSPs seuls ou en combinaison avec des microcontrôleurs spécialisés, permettaient un temps de cycle total de plus de 100 u.s. Il n'y avait alors pas de manière efficace d'implémenter le SVPWM, ce qui causait l'obtention d'une période de commutation aux alentours de 1-5 kHz, produisant ainsi du bruit audible. L'introduction de FPGAs plus puissants durant les années 90 a permis pour la première fois de diminuer la quantité de trait...

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Synthesis of Arithmetic Circuits

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A High Speed 32-bit FPGA based CORDIC Architecture for Sine and Cosine Function Evaluation

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