The device of secure data transmission based on Magma crypto algorithm with implementation on FPGA

Drozd, Oleg V.; Kapulin, D. V.

doi:10.1109/mwent.2018.8337186

Cited by 3 publications

(1 citation statement)

References 1 publication

Supporting

Mentioning

Contrasting

Order By: Relevance

“…The performance comparison presented in Table 1 reveals that the maximum operating frequency and the data rate of the designed USB transceiver with an SIE module and a FIFO queue are lower than those of the models proposed in [2], [19], and [20]. However, the gate counts and on-chip power consumption of the proposed transceiver are superior to those of the USB topologies presented in [19] and [20].…”

Section: Simulation Results and Fpga Verificationmentioning

confidence: 96%

USB Transceiver With a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication

et al. 2020

View full text Add to dashboard Cite

This paper presents a universal serial bus (USB) transceiver with a serial interface engine (SIE) and an asynchronous first-in first-out (FIFO) queue for packet transformation and data transmission in field-programmable gate array (FPGA)-to-FPGA communication. The SIE block receives the data to be transmitted from the central processing unit of a PC and transfers those data to the universal transceiver macrocell interface, which handles data serialization and deserialization, bit stuffing, clock recovery, and clock synchronization. An asynchronous FIFO queue of 2 kilobits is designed to guarantee correct communication between two FPGA development boards. A parallel-in serial-out block converts parallel input data into serial data. A product identification (PID) check block determines whether the serial data are in the USB packet format. The cyclic redundancy check (CRC) checksums, namely CRC5 and CRC16, are presented with data check statements. After passing through the NRZI decoder, bit-unstuffing, PID check, and CRC16 blocks, the received serial data are converted into parallel output data by using a serial-in parallel-out block. The FPGA-to-FPGA communication design operates correctly. An application-specific integrated circuit (ASIC) of the USB transceiver is implemented using TSMC 0.18-µm CMOS technology. The gate counts, power consumption, operating frequency, and chip area of the ASIC are 14,547, 2.6742 mW, 50 MHz, and 0.7 × 0.67 mm 2 , respectively, at a supply voltage of 1.8 V and total pin number of 38.INDEX TERMS Universal serial bus (USB), first-in first-out (FIFO), serial interface engine (SIE), field-programmable gate array (FPGA), application-specific integrated circuit (ASIC), USB physical layer (PHY), cyclic redundancy check (CRC), CMOS process.

show abstract

Section: Simulation Results and Fpga Verificationmentioning

confidence: 96%

USB Transceiver With a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication

et al. 2020

View full text Add to dashboard Cite

show abstract

An Implementation of Serial Interface Engine with Transceiver using Verilog HDL

Karthika,

Roobert

et al. 2023

2023 International Conference on Energy, Materials and Communication Engineering (ICEMCE)

View full text Add to dashboard Cite

Yeni̇ Bi̇r Fpga Geli̇şti̇rme Karti Tasarimi Ve Uygulamasi

Keskin

Koyuncu

2023

Bilgisayar Bilimleri Ve Teknolojileri Dergisi

View full text Add to dashboard Cite

Sunulan bu çalışmada, üzerinde mühendislik alanındaki temel sayısal uygulama ve tasarımların gerçek zamanlı FPGA tabanlı olarak gerçekleştirilebilmesi için gerekli donanım elemanlarına sahip yeni bir yerli FPGA devre kartı tasarlanmıştır. FPGA geliştirme kartının maliyetinin düşürülmesi amacı ile üzerindeki donanım minimum seviyede tutulmuştur. FPGA geliştirme kartının elektronik devre çizimlerinde Altium PCB Design Software & Tools programı kullanılmıştır. Tasarlanan FPGA geliştirme kartının test edilebilmesi amacı ile Xilinx ISE Design Tools programı ile VHDL (Very High Speed Integrated Circuit Hardware Description Language-Çok Yüksek Hızlı Tümleşik Devre Donanımı Tanımlama Dili) dilinde örnek sayısal sistem tasarımı projeleri kodlanmıştır. Örnek sayısal sistem tasarımı projelerinin Place-Route işleminin ardından elde edilen bitstream dosyaları JTAG (Joint Test Action Group (Ortak Test Eylem Grubu)) ara yüzü ile FPGA çipine yüklenmiştir. Yükleme işleminin ardından örnek sayısal sistem tasarımı projelerinin FPGA geliştirme kartı üzerinde başarılı bir şekilde çalıştığı gözlemlenmiştir. Bu çalışmada sunulan tasarım ile hali hazırda dışa bağımlı bir şekilde yurtdışından temin edilerek çok yüksek maliyetler ile kullanılan FPGA geliştirme kartlarına alternatif olarak daha düşük maliyet ile mühendislik eğitim ve uygulamalarında kullanılabilecek yerli bir FPGA geliştirme kartı başarılı bir şekilde gerçekleştirilmiştir.

show abstract

The device of secure data transmission based on Magma crypto algorithm with implementation on FPGA

Cited by 3 publications

References 1 publication

USB Transceiver With a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication

USB Transceiver With a Serial Interface Engine and FIFO Queue for Efficient FPGA-to-FPGA Communication

An Implementation of Serial Interface Engine with Transceiver using Verilog HDL

Yeni̇ Bi̇r Fpga Geli̇şti̇rme Karti Tasarimi Ve Uygulamasi

Contact Info

Product

Resources

About