A 2.4 TO 3 Gb/s REFERENCE-LESS HALF-RATE CDR WITH ADAPTIVE EQUALIZER IN WIRELINE RECEIVERS

Abstract

Bài báo này trình bày về mạch khôi phục dữ liệu và xung đồng hồ (CDR) bán tốc không sử dụng tần số tham chiếu từ 2,4 đến 3 Gb/s kết hợp với mạch san bằng thích nghi trong máy thu có dây. Máy thu băng rộng dựa trên cấu trúc này thích hợp cho các hệ thống có dây tốc độ cao. Mạch CDR băng rộng đạt được bằng cách sử dụng sơ đồ bám tần số theo hai bước: thô và tinh. Ngoài ra, trong nghiên cứu này, quá trình bám tần số thô và tinh hoạt động đồng thời để đạt được thời gian bám tần số ngắn. Mạch san bằng tuyến tính thời gian liên tục (CTLE) dựa trên bộ đếm được sử dụng để đạt được đồng thời cả thời gian thích nghi ngắn và công suất tiêu thụ thấp. Sự kết hợp giữa CDR và EQ được đề xuất để đạt được thời gian xử lý và khôi phục dữ liệu nhanh cho máy thu. Máy thu đề xuất được thiết kế trên công nghệ CMOS 180 nm. Mạch có thời gian thích nghi là 4,4 µs và thời gian bám tần số là 3 µs với khoảng bám từ tần số nhỏ nhất đến tần số lớn nhất của bộ dao động điều khiển bằng điện áp (VCO). Máy thu có jitter của xung đồng hồ và dữ liệu khôi phục lần lượt là 40 ps và 70 ps với dữ liệu đầu vào là 3 Gb/s. Mạch tiêu thụ công suất 42,7 mW với nguồn cung cấp 1,8 V.