A Computationally Efficient P-LRU based Optimal Cache Heap Object Replacement Policy

Khan, Burhan Ul Islam; Olanrewaju, Rashidah Funke; Mir, Roohie Naaz; Khan, Abdul Rashid; Yusoff, Siti Hajar

doi:10.14569/ijacsa.2017.080118

Cited by 3 publications

(2 citation statements)

References 27 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…Tree Pseudo-Least Recently Used (PLRU) approximates the LRU policy commonly used for setassociative caches. Instead of perfectly keeping track of the exact LRU order, which can be hardware-intensive, Tree PLRU uses a binary tree to guide replacement decisions [19,20]. It makes it more efficient in terms of hardware implementation for larger set-associative caches.…”

Section: Replacement Algorithms and Write Policymentioning

confidence: 99%

Design and Performance Analysis of a Fast 4-Way Set Associative Cache Controller using Tree Pseudo Least Recently Used Algorithm

Hazlan,

Gunawan,

Yaacob

et al. 2023

IJEEI

View full text Add to dashboard Cite

In the realm of modern computing, cache memory serves as an essential intermediary, mitigating the speed disparity between rapid processors and slower main memory. Central to this study is the development of an innovative cache controller for a 4-way set associative cache, meticulously crafted using VHDL and structured as a Finite State Machine. This controller efficiently oversees a cache of 256 bytes, with each block encompassing 128 bits or 16 bytes, organized into four sets containing four lines each. A key feature of this design is the incorporation of the Tree Pseudo Least Recently Used (PLRU) algorithm for cache replacement, a strategic choice aimed at optimizing cache performance. The effectiveness of this controller was rigorously evaluated using ModelSim, which generated a comprehensive timing diagram to validate the design's functionality, especially when integrated with a segmented main memory of four 1KB banks. The results from this evaluation were promising, showcasing precise logic outputs within the timing diagram. Operational efficiency was evidenced by the controller's swift processing speeds: read hits were completed in a mere three cycles, read misses in five and a half cycles, and both write hits and misses in three and a half cycles. These findings highlight the controller's capability to enhance cache memory efficiency, striking a balance between the complexities of set-associative mapping and the need for optimized performance in contemporary computing systems. This study not only demonstrates the potential of the proposed cache controller design in bridging the processor-memory speed gap but also contributes significantly to the field of cache memory management by offering a viable solution to the challenges posed by traditional cache configurations.

show abstract

Section: Replacement Algorithms and Write Policymentioning

confidence: 99%

Design and Performance Analysis of a Fast 4-Way Set Associative Cache Controller using Tree Pseudo Least Recently Used Algorithm

Hazlan,

Gunawan,

Yaacob

et al. 2023

IJEEI

View full text Add to dashboard Cite

show abstract

“…Публікації [3][4][5][6][7][8][9] містять дослідження алгоритмів заміщення PLRU, LRU, SF-LRU, МRU на структурному рівні, але тут також тут відсутні оцінки швидкодії, складності реалізації та ймовірностей безвідмовної роботи.…”

Section: вступunclassified

MFU substitution algorithm: automaton model, synthesis and assessment of the hardware implementation

Puidenko¹

2020

A.I.S.

View full text Add to dashboard Cite

Ан от а ц і я . Політика заміщення алгоритму MFU (Most Frequently Used) поширюється на архітектуру асоціативного кеш буфер сторінкового перетворення. Подія влучання у кеш буфері сторінкового перетворення має спричинити подію фіксації використання відповідного елементу адресованої множини блоку даних. Подія промаху має залучити певну апаратну логіку для прийняття процесором рішення про заміщення достовірного найбільш часто використаного елементу у блоці даних з урахуванням аналізу фіксацій подій звертання до певних елементів при подіях влучань. В статті побудована автоматна модель політики з комбінаторним підходом компаративного аналізу фіксованих подій звертання. Автоматна модель описана відповідними дискретними функціями і структурною блок -схемою алгоритму. Створена й алгоритмізована автоматна модель спричинила синтез апаратури політики заміщення алгоритму MFU для q -спрямованого асоціативного кеш буфера сторінкового перетворення. В основу синтезу був покладений математичний апарат комбінаторного синтезу визначення дозволених умов селекції q -напрямків. Результатом синтезу стали логічні рівняння селекції q -напрямків зі схемотехнічним рішенням апаратури політики заміщення та детальна блок -схема керуючого апаратурою алгоритму. Синтезоване апаратне рішення дало змогу оцінити її складність за Квайном за кількістю полюсів схеми та за загальною кількістю вентилів. Це дозволило провести розрахунки ймовірностей безвідмовної роботи за час напрацювань на відмову до 100000 годин при ймовірності 10 -7 відмови одного вентиля. Стаття також містить оцінку швидкодії апаратного рішення як при подіях промахів, такі при подіях влучань. К лю чов і с лов а : асоціативний кеш буфер сторінкового перетворення; політика заміщення; алгоритм MFU; автоматна модель; комбінаторний синтез; швидкодія; оцінка складності; ймовірність безвідмовної роботи.

show abstract

The Minimizating of Hardware for Implementation of Pseudo LRU Algorithm for Cache Memory

Puidenko

Kharchenko

2020

2020 IEEE 11th International Conference on Dependable Systems, Services and Technologies (DESSERT)

View full text Add to dashboard Cite

A Computationally Efficient P-LRU based Optimal Cache Heap Object Replacement Policy

Cited by 3 publications

References 27 publications

Design and Performance Analysis of a Fast 4-Way Set Associative Cache Controller using Tree Pseudo Least Recently Used Algorithm

Design and Performance Analysis of a Fast 4-Way Set Associative Cache Controller using Tree Pseudo Least Recently Used Algorithm

MFU substitution algorithm: automaton model, synthesis and assessment of the hardware implementation

The Minimizating of Hardware for Implementation of Pseudo LRU Algorithm for Cache Memory

Contact Info

Product

Resources

About