A Generic Instruction Set Simulator API for Timed and Untimed Simulation and Debug of MP2-SoCs

Pouillon, Nicolas; Becoulet, Alexandre; Mello, Ana Maria Lisboa de; Pêcheux, François; Greiner, Alain

doi:10.1109/rsp.2009.11

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“…Open-source models are no different: OpenCores [20] is the conglomeration of many processor models from both industry and academia, with a corresponding multitude of modeling languages, detail levels and styles. SoCLib [21] attempts to reduce the number of core models to less than the product of cores and abstractions by providing one abstraction-agnostic model per instruction set plus retargetable wrappers for the communication timing, in their case cycle-accurate, approximately-timed and untimed [22]. While this handles communication timing, the behavior timing is only approximated using annotation.…”

Section: Related Workmentioning

confidence: 99%

A SystemC Register Model for Multiple Levels of Abstraction Using Advanced Object-Oriented Design Patterns

Tadros¹

2017

IJCTE

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Abstract-Available SystemC IP blocks are commonly modeled at either a cycle-accurate or a functional abstraction level. The large interval between these two choices, combined with non-trivial model replacement and integration effort, often leads to a prolonged use of the functional model, resulting in a verification gap once the model is eventually replaced with its cycle-accurate counterpart. A finer control of the granularity of both the adopted abstraction level and, even more important, the scope of the chosen abstraction, can thus enable localized, detailed analysis or verification with minimal impact on the simulation speed. This paper presents a model for processor registers in SystemC that makes use of several object-oriented design patterns in order to transparently change its behavior, starting from a functional model down to a cycle-accurate, pipelined version, while preserving the same interface. The register model has been integrated into a fork of the open-source processor generation tool TRAP-Gen, which generates SystemC processor models from high-level, Python-based descriptions.

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Section: Related Workmentioning

confidence: 99%

A SystemC Register Model for Multiple Levels of Abstraction Using Advanced Object-Oriented Design Patterns

Tadros¹

2017

IJCTE

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“…We model a 8/16-core processor with pipelined in-order cores. We use SoClib [Pouillon et al (2009)] and gNoCsim [NanoC (2010)] simulators as explained in Chapter 3. Each core has separated first level instruction (I1) and data (D1) caches, a partitioned-across-cores L2 cache and main memory.…”

Section: Discussionmentioning

confidence: 99%

“…In this thesis, for modeling the processor setup, we have used a simulator based on the SoCLib simulation framework [Pouillon et al (2009)]. SoCLib is a cycleaccurate SystemC simulator that can be used for virtual prototyping at microarchitecture level.…”

Section: Simulatorsmentioning

confidence: 99%

Probabilistically time-analyzable complex processor designs

Slijepcevic

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Industry developing Critical Real-Time Embedded Systems (CRTES), such as Aerospace, Space, Automotive and Railways, faces relentless demands for increased guaranteed processor performance to support new advanced functionalities without increasing the verification costs and the limited power budget. To cope with those needs, more complex processor designs are required. Unfortunately, CRTES have to go through a thorough functional and timing verification process. Functional correctness verification has to ensure that despite the presence of faults system's safety will not be compromised while timing verification focus on determining the worst-case execution time (WCET) of programs running in the processor. In CRTES it is of great importance deriving trustworthy and tight WCET estimates. Current generation CRTES based on relatively simple single-core processors are already extremely difficult to verify and with the advent of multicore and manycore platforms this problem will be exacerbated. Multicore contention in the access to shared hardware resources creates a dependence of the execution time of a task with the rest of the tasks running simultaneously and this makes problem of deriving safe WCET estimate worse. Therefore, timing analysis techniques need to include a lot of pessimism when using the advanced hardware features. Probabilistic Timing Analysis (PTA) has emerged recently as a powerful method to derive WCET estimates for critical tasks on relatively complex processors. In this thesis we propose PTA-compliant hardware solutions to enable the use of more powerful and complex multicore and manycore processor architectures in future CRTES. Hardware solutions include arbitration policies and techniques to manage shared hardware resources (i.e. shared interconnection network and L2 cache), as well as approaches to obtain trustworthy WCET estimates on top of degraded hardware. PTA implemented on top of the proposed time-randomized designs allows modeling the timing behaviour of applications running in the processor in a probabilistical manner and therefore, WCET bounds can be made tighter. Las industrias centradas en el desarrollo de Critical Real-Time Embedded Systems (CRTES) como por ejemplo la industria aeroespacial, espacial, ferroviaria o de la automoción, se enfrentan al reto que supone ofrecer aplicaciones cada vez más potentes sin incrementar los costes de verificación ni exceder las restricciones de consumo de estos sistemas. Para afrontar este reto es necesario utilizar procesadores cada vez más complejos. En el campo de los CRTES, estos procesadores tienen que cumplir ciertas restricciones funcionales y temporales que se validan mediante arduos procesos de verificación. La verificación funcional tiene como objetivo garantizar que la seguridad del sistema no se verá comprometida a pesar de potenciales fallos en el sistema mientras que la verificación de tiempo se centra en determinar el peor tiempo de ejecución (WCET, del inglés worst-case execution time) de los programas que se ejecutan en el procesador. En los CRTES resulta de vital importancia calcular el WCET de forma precisa y fiable. En la actual generación de CRTES, basada en el uso de procesadores de un solo núcleo, el proceso de verificación es complejo. El hecho de incorporar plataformas con múltiples (hasta 16) núcleos (multicore) y con muchos (más de 16) núcleos (manycore) aún añade más complejidad a este proceso de verificación. La contención al acceder a los recursos hardware compartidos en los sistemas multicore y manycore crea dependencias en los tiempos de ejecución entre las tareas que se ejecutan en un núcleo y el resto de tareas que se ejecuta simultáneamente en el sistema. Este efecto, dificulta el cálculo del WCET traduciéndose así en la obtención de WCETs muy pesimistas y poco precisos. Para mejorar este aspecto, recientemente se ha propuesto una nueva metodología llamada Análisis de Tiempo Probabilístico (PTA, del inglés Probabilistic Timing Analysis) que facilita el cálculo del WCET en tareas críticas que se ejecutan en procesadores relativamente complejos. En esta tesis proponemos soluciones hardware compatibles con la metodología de PTA con el fin de facilitar la utilización de arquitecturas multicore y manycore más potentes y complejas en el diseño de los CRTES del futuro. Estas soluciones hardware incluyen tanto políticas de arbitraje y técnicas para gestionar la contención en los recursos compartidos (p.e. red de interconexión entre los cores y la L2), así como métodos para la obtención fiable y precisa del WCET, y se basan en la implemetación de diseños hardware que introducen aleatoriedad en el comportamiento temporal de aplicaciones y por tanto son compatibles con la metodología de PTA.

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“…Since the focus of the thesis is the timing behavior of Critical Real-Time Embedded Systems (CRTES) applications, we chose an execution-driven, cycle-accurate simulation framework named SoCLib [37,41] as the basis for our platforms development. As the thesis investigates novel Network on Chip (NoC) models and designs for CRTES, we integrated a powerful NoC simulator named gNoCSim, developed in scope of the NaNoC project [38], into the SoCLib framework.…”

Section: Simulation Frameworkmentioning

confidence: 99%

A time-predictable many-core processor design for critical real-time embedded systems

Panić

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Critical Real-Time Embedded Systems (CRTES) are in charge of controlling fundamental parts of embedded system, e.g. energy harvesting solar panels in satellites, steering and breaking in cars, or flight management systems in airplanes. To do so, CRTES require strong evidence of correct functional and timing behavior. The former guarantees that the system operates correctly in response of its inputs; the latter ensures that its operations are performed within a predefined time budget. CRTES aim at increasing the number and complexity of functions. Examples include the incorporation of \smarter" Advanced Driver Assistance System (ADAS) functionality in modern cars or advanced collision avoidance systems in Unmanned Aerial Vehicles (UAVs). All these new features, implemented in software, lead to an exponential growth in both performance requirements and software development complexity. Furthermore, there is a strong need to integrate multiple functions into the same computing platform to reduce the number of processing units, mass and space requirements, etc. Overall, there is a clear need to increase the computing power of current CRTES in order to support new sophisticated and complex functionality, and integrate multiple systems into a single platform. The use of multi- and many-core processor architectures is increasingly seen in the CRTES industry as the solution to cope with the performance demand and cost constraints of future CRTES. Many-cores supply higher performance by exploiting the parallelism of applications while providing a better performance per watt as cores are maintained simpler with respect to complex single-core processors. Moreover, the parallelization capabilities allow scheduling multiple functions into the same processor, maximizing the hardware utilization. However, the use of multi- and many-cores in CRTES also brings a number of challenges related to provide evidence about the correct operation of the system, especially in the timing domain. Hence, despite the advantages of many-cores and the fact that they are nowadays a reality in the embedded domain (e.g. Kalray MPPA, Freescale NXP P4080, TI Keystone II), their use in CRTES still requires finding efficient ways of providing reliable evidence about the correct operation of the system. This thesis investigates the use of many-core processors in CRTES as a means to satisfy performance demands of future complex applications while providing the necessary timing guarantees. To do so, this thesis contributes to advance the state-of-the-art towards the exploitation of parallel capabilities of many-cores in CRTES contributing in two different computing domains. From the hardware domain, this thesis proposes new many-core designs that enable deriving reliable and tight timing guarantees. From the software domain, we present efficient scheduling and timing analysis techniques to exploit the parallelization capabilities of many-core architectures and to derive tight and trustworthy Worst-Case Execution Time (WCET) estimates of CRTES. Los sistemas críticos empotrados de tiempo real (en ingles Critical Real-Time Embedded Systems, CRTES) se encargan de controlar partes fundamentales de los sistemas integrados, e.g. obtención de la energía de los paneles solares en satélites, la dirección y frenado en automóviles, o el control de vuelo en aviones. Para hacerlo, CRTES requieren fuerte evidencias del correcto comportamiento funcional y temporal. El primero garantiza que el sistema funciona correctamente en respuesta de sus entradas; el último asegura que sus operaciones se realizan dentro de unos limites temporales establecidos previamente. El objetivo de los CRTES es aumentar el número y la complejidad de las funciones. Algunos ejemplos incluyen los sistemas inteligentes de asistencia a la conducción en automóviles modernos o los sistemas avanzados de prevención de colisiones en vehiculos aereos no tripulados. Todas estas nuevas características, implementadas en software,conducen a un crecimiento exponencial tanto en los requerimientos de rendimiento como en la complejidad de desarrollo de software. Además, existe una gran necesidad de integrar múltiples funciones en una sóla plataforma para así reducir el número de unidades de procesamiento, cumplir con requisitos de peso y espacio, etc. En general, hay una clara necesidad de aumentar la potencia de cómputo de los actuales CRTES para soportar nueva funcionalidades sofisticadas y complejas e integrar múltiples sistemas en una sola plataforma. El uso de arquitecturas multi- y many-core se ve cada vez más en la industria CRTES como la solución para hacer frente a la demanda de mayor rendimiento y las limitaciones de costes de los futuros CRTES. Las arquitecturas many-core proporcionan un mayor rendimiento explotando el paralelismo de aplicaciones al tiempo que proporciona un mejor rendimiento por vatio ya que los cores se mantienen más simples con respecto a complejos procesadores de un solo core. Además, las capacidades de paralelización permiten programar múltiples funciones en el mismo procesador, maximizando la utilización del hardware. Sin embargo, el uso de multi- y many-core en CRTES también acarrea ciertos desafíos relacionados con la aportación de evidencias sobre el correcto funcionamiento del sistema, especialmente en el ámbito temporal. Por eso, a pesar de las ventajas de los procesadores many-core y del hecho de que éstos son una realidad en los sitemas integrados (por ejemplo Kalray MPPA, Freescale NXP P4080, TI Keystone II), su uso en CRTES aún precisa de la búsqueda de métodos eficientes para proveer evidencias fiables sobre el correcto funcionamiento del sistema. Esta tesis ahonda en el uso de procesadores many-core en CRTES como un medio para satisfacer los requisitos de rendimiento de aplicaciones complejas mientras proveen las garantías de tiempo necesarias. Para ello, esta tesis contribuye en el avance del estado del arte hacia la explotación de many-cores en CRTES en dos ámbitos de la computación. En el ámbito del hardware, esta tesis propone nuevos diseños many-core que posibilitan garantías de tiempo fiables y precisas. En el ámbito del software, la tesis presenta técnicas eficientes para la planificación de tareas y el análisis de tiempo para aprovechar las capacidades de paralelización en arquitecturas many-core, y también para derivar estimaciones de peor tiempo de ejecución (Worst-Case Execution Time, WCET) fiables y precisas.

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A Generic Instruction Set Simulator API for Timed and Untimed Simulation and Debug of MP2-SoCs

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A SystemC Register Model for Multiple Levels of Abstraction Using Advanced Object-Oriented Design Patterns

A SystemC Register Model for Multiple Levels of Abstraction Using Advanced Object-Oriented Design Patterns

Probabilistically time-analyzable complex processor designs

A time-predictable many-core processor design for critical real-time embedded systems

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