An MF Energy Harvesting Receiver with Slow QPSK Control Data Demodulator for Wide Area Low Duty Cycle Applications

Lee, T.; Kennedy, Henry; Bodnar, Rares; Redman-White, W.

doi:10.1109/esscirc.2018.8494311

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“…M. Raghavendra [4] diseñó un demodulador que opera a altas tasas de bits, para esto ocupa un lazo de Costas para la recuperación de los bits de datos. En [5] Lee et al presenta un demodulador en un microcircuito con una arquitectura de submuestreo que detecta los cambios lentos de fase que resultan de un ancho de banda de recepción limitado. En [6], Takahashi et al implementa un demodulador con circuitos integrados que incluyen una línea de retardo, amplificadores de distribución, desfasadores controlados por voltaje y detectores.…”

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Diseño e implementación de un demodulador QPSK utilizando una técnica de tendencia central

Morillo

Solano

2019

Maskay

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En este trabajo se describe la forma de aplicar la mediana para la demodulación de una señal QPSK y de esa manera recuperar los bits de datos. Los resultados obtenidos muestran que la mediana es una técnica adecuada debido a su simplicidad. Para la modulación de las señales se usaron dos técnicas: síntesis digital directa (DDS) y almacenamiento de fases en memoria. Se compararon estas técnicas para probar posteriormente el funcionamiento del demodulador QPSK. Dicha comparación consistió en probar su eficiencia usando parámetros tales como: consumo de potencia y cantidad de elementos usados; se concluyó que la técnica de memorias es la óptima. Los moduladores y el demodulador con la técnica de tendencia central se diseñaron en lenguaje VHDL y se implementaron en una tarjeta FPGA Virtex-5 de Xilinx.

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Section: Introductionunclassified