An Open Source Custom K-means Generator for AWS Cloud FPGA Accelerators

Bragança, Lucas; Canesche, Michael; Penha, Jeronimo Costa; Carvalho, Westerley; Comarela, Giovanni; Nacif, José Augusto M.; Ferreira, Ricardo

doi:10.1109/sbesc53686.2021.9628301

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“…Em um segundo passo, os K centroides são ajustados e o algoritmo é executado novamente até convergir. Este artigo avalia o passo de classificac ¸ão do algoritmo implementada na biblioteca Rodinia em HLS [Cong and et al 2018] e no gerador de código [Braganc ¸a and et al 2021]. A complexidade deste passo é O(K×N×M ) para M amostras com N atributos particionadas em K grupos.…”

Section: K-meansunclassified

“…Uma vez que o desenvolvimento em Verilog também não é trivial para a comunidade de software, outra alternativa é usar um gerador de código de domínio específico para um nicho de aceleradores. A Figura 3 apresenta o gerador proposto por [Braganc ¸a and et al 2021]. Este trabalho dá suporte para a gerac ¸ão de várias cópias de aceleradores que acessam a memória externa de forma independente como mostrado na Figura 3(a).…”

Section: K-means Rtlunclassified

“…O gerador é pa-rametrizado em func ¸ão do número de centroides e dimensões. A implementac ¸ão proposta em [Braganc ¸a and et al 2021] faz uma interface com código OpenCL para chamada. Na Sec ¸ão 3.2 é descrita a adaptac ¸ão para a interface PYNQ.…”

Section: K-means Rtlunclassified

“…Entretanto, as ferramentas HLS ainda exigem conhecimentos de hardware por parte dos programadores para escolha das diretivas. Ademais, para problemas específicos, o uso de geradores parametrizáveis de código Verilog/VHDL pode gerar ganhos et al 2021, Braganc ¸a and]. Portanto, o programador pode simplesmente importar uma biblioteca com a funcionalidade que deseja e acoplar com seu código de alto nível.…”

Section: Introduc ¸ãOunclassified

“…Os dois primeiros foram codificados em HLS e proposto em Rodinia-HLS [Cong and et al 2018]. O terceiro é um gerador parametrizado de código Verilog para K-means [Braganc ¸a and et al 2021]. Apesar destes aceleradores terem sido desenvolvidos para interface DDR de memória externa, foi possível integrá-los com uma interface de memória HBM para validac ¸ão nas placas Alveo de alto desempenho.…”

Section: Introduc ¸ãOunclassified

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HPyC-FPGA - Integração de Aceleradores em FPGA de Alto Desempenho com Python para Jupyter Notebooks

Silva¹,

Penha²,

Ribeiro³

et al. 2022

Anais Do XXIII Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2022)

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O desenvolvimento de aceleradores em FPGAs (Field Programmable Gates Arrays) ainda é um desafio. Recentemente, o ambiente PYNQ da Xilinx possibilitou a integração de código Python com aceleradores em FPGA. A maioria dos exemplos está voltada para placas de prototipação utilizadas no desenvolvimento de aplicações embarcadas. Este artigo apresenta o algoritmo K-means de aprendizado de máquina não supervisionado como estudo de caso. A principal contribuição deste trabalho é o encapsulamento de 3 aceleradores acoplados com PYNQ usando o ambiente Jupyter Notebook. A avaliação foi realizada em uma máquina de alto desempenho utilizando um FPGA Alveo U55C com memória HBM (High Bandwidth Memory). Os resultados são promissores, além de mostrar as facilidades de uso do FPGA de forma encapsulada, o ganho de desempenho foi de uma a duas ordens de grandezas em comparação a um sistema com dois processadores Xeon(R) Silver 4210R com 10 núcleos cada, executando a etapa de classificação do algoritmo K-means.

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Section: K-meansunclassified

Section: K-means Rtlunclassified

Section: Introduc ¸ãOunclassified

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HPyC-FPGA - Integração de Aceleradores em FPGA de Alto Desempenho com Python para Jupyter Notebooks

Silva¹,

Penha²,

Ribeiro³

et al. 2022

Anais Do XXIII Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2022)

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Gene regulatory accelerators on cloud FPGA

Penha

Bragança

Canesche

et al. 2023

Concurrency and Computation

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SummaryGene regulatory networks (GRN) are dynamic models in time and space. These models are used to predict diseases and in drugs research. GRN models are discrete, and Boolean graphs can efficiently represent them. However, GRN algorithms explore a large solution space with high computational complexity. This work proposes efficient FPGA‐based accelerators to implement two GRN algorithms: attractor computation and Derrida plot. Nevertheless, FPGA accelerator design and deployment are still a challenge. This work presents an accelerator design framework for AWS Amazon FPGA cloud. The framework simplifies the software (SW) and hardware (HW) generation for GRN accelerators. The user provides a high‐level model for the Boolean GRN, and our tool automatically creates AWS‐ready‐to‐deploy software and hardware components. For the attractor and the Derrida plot computation, the proposed FPGA accelerators are on average and faster than a V100 GPU.

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Implementação Paralela de Múltiplos K-Means em GPU

Bueno,

Silva,

Nacif

et al. 2024

Anais Do XXV Simpósio Em Sistemas Computacionais De Alto Desempenho (SSCAD 2024)

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O algoritmo K-means possui intensidade aritmética O(3K) e seu desempenho é limitado pela memória para valores pequenos de k. Implementações paralelas utilizam valores altos de k para obter um melhor desempenho. Entretanto, a maioria dos problemas práticos busca valores baixos de k, ou seja, poucos grupos. Outro desafio é encontrar o melhor valor de k. Neste trabalho, propomos uma implementação paralela eficiente em GPU que explora múltiplos valores de k simultaneamente, utilizando adequadamente as arquiteturas de GPU para maximizar o desempenho. Comparada com a implementação da Nvidia Rapids CuML, nossa implementação mostrou ganhos de até 140 vezes em aceleração, para valores baixos de k, onde múltiplas execuções simultâneas de diferentes k são realizadas. O K-means também pode ser usado para redução de dimensionalidade. Apresentamos uma implementação com múltiplas chamadas do K-means para buscar quais atributos são mais adequados para a redução de dimensionalidade. Mostramos um exemplo de redução de um conjunto de dados com 18 atributos numéricos para uma codificação de 3 bits com uma pequena perda de acurácia, ou seja, uma redução de 96 vezes e aceleração de 790 vezes.

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An Open Source Custom K-means Generator for AWS Cloud FPGA Accelerators

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