Clock-Tree Aware Multibit Flip-Flop Generation During Placement for Power Optimization

Hsu, Chih‐Cheng; Chen, Yu-Chuan

doi:10.1109/tcad.2014.2376988

Cited by 29 publications

(4 citation statements)

References 28 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…Several design methodologies focused on techniques to optimize the process of clock tree synthesis [10][11][12]. Power gating [13], buffer sizing [14], and the insertion of multi-bit flip-flops (MBFFs) [15][16][17] were introduced for the reduction in power consumption and to satisfy the necessary timing constraints. In some designs, clock skew was also present in the intra levels of a clock tree.…”

Section: Related Workmentioning

confidence: 99%

See 1 more Smart Citation

An Investigation of Clock Skew Using a Wirelength-Aware Floorplanning Process in the Pre-Placement Stages of MSV Layouts

Srinath¹,

Verma

Barnawi

et al. 2021

Electronics

View full text Add to dashboard Cite

Managing the timing constraints has become an important factor in the physical design of multiple supply voltage (MSV) integrated circuits (IC). Clock distribution and module scheduling are some of the conventional methods used to satisfy the timing constraints of a chip. In this paper, we propose a simulated annealing-based MSV floorplanning methodology for the design of ICs within the timing budget. Additionally, we propose a modified SKB tree representation for floorplanning the modules in the design. Our algorithm finds the optimal dimensions and position of the clocked modules in the design to reduce the wirelength and satisfy the timing constraints. The proposed algorithm is implemented in IWLS 2005 benchmark circuits and considers power, wirelength, and timing as the optimization parameters. Simulation results were obtained from the Cadence Innovus digital system taped-out at 45 nm. Our simulation results show that the proposed algorithm satisfies timing constraints through a 30.6% reduction in wirelength.

show abstract

Section: Related Workmentioning

confidence: 99%

“…A legalization-based placement algorithm was also proposed [19,20] for an accurate timing analysis. In [15], MBFFs were used during the placement stage for the reduction in power and clock skew. In this method, modules in the layout were clustered for the reduction in clock skew in the clock distribution networks.…”

Section: Related Workmentioning

confidence: 99%

An Investigation of Clock Skew Using a Wirelength-Aware Floorplanning Process in the Pre-Placement Stages of MSV Layouts

Srinath¹,

Verma

Barnawi

et al. 2021

Electronics

View full text Add to dashboard Cite

show abstract

“…Its main objective is to reduce power usage by merging single flip-flops into multi-bit flip-flops [6]. The achieved power reductions are mainly due to the reduced clock wirelength and number of clock sync pins [6,7]. Another benefit of this technique is area reduction, because an MBFF is smaller in size compared with its single flip-flop equivalents [8].…”

Section: Introductionmentioning

confidence: 99%

A New Multi-Bit Flip-Flop Merging Mechanism for Power Consumption Reduction in the Physical Implementation Stage of ICs Conception

Cherif

Chentouf²,

Benallal

et al. 2019

JLPEA

View full text Add to dashboard Cite

Recently, the multi-bit flip-flop (MBFF) technique was introduced as a method for reducing the power consumption and chip area of integrated circuits (ICs) during the physical implementation stage of their development process. From the perspective of the consumer, the main requirements for such an optimization method are high performance, low power usage and small area (PPA). Therefore, any new optimization technique should improve at least one, if not all, of these requirements. This paper proposes a new low-power methodology, applying a MBFF merging solution during the physical implementation of an IC to achieve better power consumption and area reduction. The aim of this study is to prove the benefit of this methodology on the power saving capability of the system while demonstrating that the proposed methodology does not have a negative impact on the circuit performance and design routability. The experimental results show that MBFF merging of 76% can be achieved and preserved throughout the entire physical implementation process, from cell placement to the final interconnection routing, without impacting the system’s performance or routability. Moreover, the clock wirelength, nets and buffers needed to balance the clock network were reduced by 11.98%, 3.82% and 9.16%, respectively. The reduction of the clock tree elements led to a reduction of the power consumption of the clock nets, registers and cells by 22.11%, 20.84% and 12.38%, respectively. The total power consumption of the design was reduced by 2.67%.

show abstract

“…MBR composition has been also applied during placement, taking into account the effect of clock tree latency [79]. The late application of MBR composition narrows the design space to identify candidate MBRs.…”

Section: Introductionmentioning

confidence: 99%

Low power networks-on-Chip

Σεϊτανίδης¹

View full text Add to dashboard Cite

Το μέσο διασύνδεσης στα συστήματα σε ολοκληρωμένα κυκλώματα (System on Chip: SoC) γίνεται ολοένα και πιο σημαντικό. Τα δίκτυα σε ολοκληρωμένα κυκλώματα (Νetwork-on-Chip: NoC) παρείχαν την πρωτοποριακή τεχνολογία που απαιτούνταν ώστε το μέσο διασύνδεσης των SoCs να μετεξελιχθεί από απλός δίαυλος επικοινωνίας σε ένα αποτελεσματικό δίκτυο διασύνδεσης το οποίο συμπεριφέρεται σαν μια μικρογραφία του ίντερνετ μέσα στο ολοκληρωμένο κύκλωμα. Πλέον, τα δίκτυα σε ολοκληρωμένα κυκλώματα αποτελούν μέρος όλων των SoCs και χρησιμοποιούνται σε διάφορα τμήματα της αγοράς, από πολυμέσα και συσκευές τηλεπικοινωνίας έως αυτοκίνητα και ιατρικά μηχανήματα. Παρόλη την αποτελεσματικότητα των NoCs, υπάρχουν πλέον πολλές ενδείξεις ότι οι αρχιτεκτονικές των δικτύων αυτών αντιμετωπίζουν πολλές προκλήσεις στην προσπάθεια τους να ικανοποιήσουν τις αυστηρές απαιτήσεις για υψηλές αποδόσεις και χαμηλή ισχύ. Στα πλαίσια της διδακτορικής διατριβής αναπτύξαμε τρεις συμπληρωματικές τεχνικές που επιτρέπουν τον σχεδιασμό NoC χαμηλής ισχύος, ενώ παράλληλα αναπτύξαμε μια αυτοματοποιημένη μέθοδο επαλήθευσης της μέγιστης ισχύος ενός NoC. Η πρώτη προσπάθεια επιχειρεί να μειώσει την κατανάλωση ισχύος μέσω της σχεδίασης των ενταμιευτών χαμηλού κόστους. Αρχικά, προτείνεται ένας κοινόχρηστος ενταμιευτής χαμηλού κόστους που υποστηρίζει τη χρήση εικονικών καναλιών. Ο προτεινόμενος ενταμιευτής μπορεί να μειώσει τις απαιτήσεις για αποθήκευση κοντά στο απόλυτο ελάχιστο, χωρίς να θυσιάζει την απόδοση του δικτύου. Οι ενταμιευτές μπορούν να χρησιμοποιηθούν στα κανάλια, ως μία διαμοιραζόμενη αρχιτεκτονική ελαστικής αποθήκευσης, ή στις πόρτες εισόδου και εξόδου των δρομολογητών του NoC. Η δεύτερη προσέγγιση χρησιμοποιεί τη φυσική σύνθεση καταχωρητών πολλαπλών δυαδικών ψηφίων για τη μείωση του αριθμού των καταχωρητών ενός κυκλώματος, μειώνοντας έτσι σημαντικά τη συνολική πολυπλοκότητα και ισχύς του κυκλώματος διάδοσης του ρολογιού. Η σύνθεση καταχωρητών πολλαπλών δυαδικών ψηφίων ακολουθεί μία ισορροπημένη προσέγγιση αναδιάρθρωσης, όπου η μείωση του αριθμού των καταχωρητών δεν αυξάνει το χρονικό διάστημα καθυστέρησης, το μήκος των καλωδίων ή το ποσοστό διασύνδεσης. Οι νέοι ενταμιευτές χαμηλού κόστους, αφού ενισχύθηκαν με δομές αυτοελέγχου, χρησιμοποιήθηκαν στο σχεδιασμό μίας κλιμακούμενης κατανεμημένης αρχιτεκτονικής NoC, που υποστηρίζει εικονικά κανάλια. Η προτεινόμενη αρχιτεκτονική αφαιρεί την ανάγκη για αυστηρή τοποθέτηση των στοιχείων του NoC και επιτρέπει να διασκορπιστούν σε όλο το ολοκληρωμένο κύκλωμα, ανεξάρτητα από την τοπολογία του δικτύου. Αυτή η λειτουργία μπορεί να χρησιμοποιηθεί είτε για τη μείωση της κατανάλωσης ισχύος είτε για την επίτευξη υψηλότερων συχνοτήτων ρολογιού. Οι νέες μικρο-αρχιτεκτονικές και η μεθοδολογία απλούστευσης της διαδικασίας σύνθεσης του κυκλώματος διάδοσης του ρολογιού συμπληρώνονται από μία πλήρως αυτοματοποιημένη μέθοδο που παράγει κατάλληλα μοτίβα κίνησης και δεδομένων που προκαλούν τη μέγιστη κατανάλωση ισχύος στο NoC. Με αυτόν τον τρόπο, επιτυγχάνουμε τη ρεαλιστική εκτίμηση της μέγιστης κατανάλωσης ισχύος ενός NoC η οποία επηρεάζει άμεσα και άλλα σημαντικά χαρακτηριστικά του συστήματος, όπως η μέγιστη επιτρεπτή συχνότητα ρολογιού, το κόστος υλοποίησης, η διάρκεια ζωής της μπαταρίας και η αξιοπιστία.

show abstract

Clock-Tree Aware Multibit Flip-Flop Generation During Placement for Power Optimization

Cited by 29 publications

References 28 publications

An Investigation of Clock Skew Using a Wirelength-Aware Floorplanning Process in the Pre-Placement Stages of MSV Layouts

An Investigation of Clock Skew Using a Wirelength-Aware Floorplanning Process in the Pre-Placement Stages of MSV Layouts

A New Multi-Bit Flip-Flop Merging Mechanism for Power Consumption Reduction in the Physical Implementation Stage of ICs Conception

Low power networks-on-Chip

Contact Info

Product

Resources

About