Cryogenic GaAs Integrated Circuits Using a Lightly Doped GaAs FET Structure

Kamdem, Jules Sadefo; Henry, M.; Klein, Julian; Alexandre, François; Gloanec, M.

doi:10.1007/978-3-642-82979-6_35

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“…On décrit tout d'abord l'architecture des circuits et la méthode de conception utilisée. L'outil de base est une bibliothèque de fonctions logiques BFL, basée sur des cellules standards fournies par Thomson/DAG, que nous avons modélisée dans ASTEC3 autour d'un modèle non linéaire de MESFET GaAs [9,11], et qui a été adapté au régime de commutation [8,10] et aux caractéristiques de la technologie du fondeur. Une analyse par simulation, des aléas de fonctionnement liés au régime des hautes vitesses, a été effectuée sur les opérateurs logiques utilisés.…”

Section: Classificationunclassified

Multiplexeurs numériques haut débit sur arséniure de gallium pour des applications au-delà de 1,5 Gbit/s

Kamdem¹,

Rouzic²,

Thebault³

1988

Rev. Phys. Appl. (Paris)

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2014 Deux types de circuits intégrés GaAs de multiplexage haut débit (multiplexeurs à rang fixe et à rang programmable sur 2, 3 ou 4 entrées), capables de fournir des débits numériques jusqu'à 1,9 Gbit/s, ont été conçus et réalisés en logique BFL à grille de 1 03BCm. On présente ici la méthode de conception mise en oeuvre, et les performances des circuits obtenus. L'architecture de ces multiplexeurs est basée sur des compteurs de type Johnson, sans logique d'établissement de cycle, utilisant des bascules RSTT maître-esclave. Une particularité apportée à ce compteur, consistant à intégrer une partie de la logique de commande dans la bascule du premier étage, a permis le gain d'un temps de propagation de porte sur le temps de boucle du circuit de division. De complexité moyenne (342 à 648 composants actifs par puce), les multiplexeurs ont été simulés en régime non linéaire, selon une méthode de découpage du circuit en blocs quasi indépendants. L'opération de fonderie a été assurée par Thomson/DAG. Les principaux résultats expérimentaux font apparaître une consommation moyenne de moins de 1 W par puce, et des fréquences maximums de multiplexage variant de 1,3 à 2 GHz. Abstract. 2014 High speed MSI GaAs I. C multiplexers operating up to a 1.9 Gbit/s bit rate have been designed and fabricated in the BFL logic family, using 1 03BCm gate length MESFET technology. Two types of multiplexers have been developed : a fixed version with 2 inputs and programmable versions, 2, 3 or 4 inputs. The design method and the experimental performances of the fabricated chips are presented. The circuits were based on a common architecture including Johnson counters designed with complementary clocked master-slave flipflops. By inserting one half of the control logic into the first stage flip-flop, the loop transit time was reduced by one gate propagation delay. The multiplexers were simulated in the time domain non-linear analysis by using a method which separates the circuit into different quasi independent functional blocks. The Thomson/DAG foundry process was used. The major experimental results show a power consumption around 1 W and maximum multiplexing frequencies which vary between 1.3 and 2 GHz.

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Section: Classificationunclassified