Detection and Evaluation of Deterministic Jitter Causes in CP-PLL?s Due to Macro Level Faults and Pre-Detection Using Simple Methods

Burbidge, M.

doi:10.1007/s10836-005-6356-6

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“…The reported jitter includes random and deterministic jitter components. The control voltage of VCO ( V c ) experiences a small amplitude ripple due to PLL constraints [17, 18, 27, 28], which leads to the deterministic jitter in Replica output signal as well as PLL. Moreover, random jitter appears in the measured jitter due to power supply noise.…”

Section: Simulation Resultsmentioning

confidence: 99%

Low‐jitter spread spectrum clock generator using charge pump frequency detector in 0.18 μm CMOS for USB3.1 transceivers

Sadrafshari

Eskandari

Hadidi

et al. 2017

IET Circuits, Devices & Systems

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This study presents a spread spectrum clock generator (SSCG) circuit for high-speed applications. The proposed SSCG adopts a phased locked loop with two dual voltage-controlled oscillators and a frequency modulation loop implemented with a novel control unit to achieve the desired spectrum-spreading profile. The control unit consists of an analogue charge pump-based frequency comparator that can determine the deviation of spread spectrum clock frequency from the reference frequency. Using this analogue frequency comparator simplifies the SSCG control unit and mitigates the design constraints, particularly the speed requirements of SSCG control unit. Hence, the structure becomes a suitable solution for high-speed applications. The proposed SSCG is tailored for USB3.1 standard with −4000 to −5000 ppm down spreading at 5 GHz clock frequency and 30-33 kHz modulation frequencies. The circuit is designed in TSMC 0.18 μm 1P6M CMOS process that occupies 0.13 mm 2 active area. Based on simulation results, with a 1.8 V supply, it consumes 53.46 mW. The RMS value of absolute jitter at 5 GHz output of non-spread spectrum is 1.1 ps rms, and the EMI reduction is 22.7 dB with −5000 ppm down spread. The simulation results of the proposed system are compared with recent works.

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Section: Simulation Resultsmentioning

confidence: 99%

Low‐jitter spread spectrum clock generator using charge pump frequency detector in 0.18 μm CMOS for USB3.1 transceivers

Sadrafshari

Eskandari

Hadidi

et al. 2017

IET Circuits, Devices & Systems

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“…Estes PLLs são amplamente utilizados como geradores de sinal de relógio em várias aplicações, tais como microprocessadores, receptores wireless, links de transceptores seriais, etc. Uma das principais razões para seu uso é devido ao fato de, teoricamente, gerar erro estático de fase nulo [31][32][33].…”

Section: Introductionunclassified

“…Como o PFD é um circuito seqüencial, o efeito deste erro se propaga por mais de um ciclo [5]. Alguns trabalhos apresentam um estudo sobre a influência de jitter nos PLLs híbridos [33,34].…”

Section: Introductionunclassified

Estudo do jitter de fase em redes de distribuição de sinais de tempo.

Bueno¹

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As redes de distribuição de sinais de tempo-ou redes de sincronismo-têm a tarefa de distribuir os sinais de fase e freqüência ao longo de relógios geograficamente dispersos. Este tipo de rede é parte integrante de inúmeras aplicações e sistemas em Engenharia, tais como sistemas de comunicação e transmissão de dados, navegação e rastreamento, sistemas de monitoração e controle de processos, etc. Devido ao baixo custo e facilidade de implementação, a topologia mestre-escravo tem sido predominante na implementação das redes. Recentemente, devido ao surgimento das redes sem fiowireless-de conexões dinâmicas, e ao aumento da freqüência de operação dos circuitos integrados, topologias complexas, tais como as redes mutuamente conectadas e small world têm ganhado importância. Essencialmente cada nó da rede é composto por um PLL-Phase-Locked Loop-cuja função é sincronizar um oscilador local a um sinal de entrada. Devido ao seu comportamentamento não-linear, o PLL apresenta um jitter com o dobro da freqüência de livre curso dos osciladores, prejudicando o desempenho das redes. Dessa forma, este trabalho tem como objetivo o estudo analítico e por simulação das condições que garantam a existência de estados síncronos, e do comportamento do jitter de fase nas redes de sincronismo. São analisadas as topologias mestre-escravo e mutuamente conectada para o PLL analógico clássico. Palavras-chave: Distribuição de sinais de tempo, sincronismo, redes mestre-escravo, redes mutuamente conectadas, PLL, malha de sincronismo, jitter de freqüência dupla, dinâmica não-linear, estabilidade.

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Towards generic charge-pump phase-locked loop, jitter estimation techniques using indirect on chip methods

Burbidge¹,

Tijou²

2007

Integration

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Detection and Evaluation of Deterministic Jitter Causes in CP-PLL?s Due to Macro Level Faults and Pre-Detection Using Simple Methods

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Low‐jitter spread spectrum clock generator using charge pump frequency detector in 0.18 μm CMOS for USB3.1 transceivers

Low‐jitter spread spectrum clock generator using charge pump frequency detector in 0.18 μm CMOS for USB3.1 transceivers

Estudo do jitter de fase em redes de distribuição de sinais de tempo.

Towards generic charge-pump phase-locked loop, jitter estimation techniques using indirect on chip methods

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