Diseño de un procesador analógico-digital para la implementación integrada de redes neuronales en sistemas de bajo consumo

Abstract

Resumen. En este artículo se presenta el diseño electrónico en tecnología CMOS estándar de 0.18µm con alimentación VDD = 1,8V , de los principales bloques que conforman una neurona: el multiplicador y la función de activación no-lineal. De igual forma, se presentan los resultados por simulación eléctrica en CADENCE, así como el modelado matemático en MATLAB de su comportamiento. Una comparación de ambos modelos presenta errores relativos er < 1 % para las dos operaciones. Para su validación, los modelos matemáticos generados fueron aplicados a una estructura de red neuronal entrenada para resolver la operación lógica XOR.Abstract. The electronic design of the artificial neuron main characteristic blocks is presented in this paper. Both, the multiplier and the non-linear activation function, were designed in standard 0,18µm CMOS process with 1,8V power supply. CADENCE electrical simulation results and mathematical modeling in MATLAB are also presented. A comparison between the high level and electrical models shows a relative error below 1 % for both operations. In order to verify the correct operation, the generated models were applied to a trained neural network structure to solve the XOR logical operation.