Hardware/software co-design of physical unclonable function based authentications on FPGAs

Abstract

Physical Unclonable Functions (PUFs) enable the generation of device-unique, on-chip, and digital identifiers by exploiting the manufacturing process variation. The past decade has seen an extensive effort in PUF design. Yet, most PUF constructions are regarded as stand-alone hardware building blocks. In contrast, we propose PUF constructions that are tightly integrated into the design of a micro-processor. The proposed PUFs are essentially a collection of time-to-digital converters that are integrated into the custom instruction or memory-mapped interface of a processor. Therefore, the processor can issue the PUF challenges and collect the associated responses using instruction executions. This integration enables practical, run-time physical authentication and it allows flexible post-processing mechanisms using software. In this article, we describe the design, implementation, and the performance analysis details of such hardware/software co-designed authentication mechanisms on FPGAs. We propose two variants of the PUF architecture: a synchronous module that requires minimal place and route constraints utilizing the common clock of the SoC, and an asynchronous alternative that is independent of the clock but realized with a controlled placement. We implemented the synchronous architecture on the Altera Cyclone-IV FPGAs and performed a large-scale characterization on 55 boards. The asynchronous design is realized on the Xilinx Virtex-5 FPGAs and tested on 100 boards. Measurements reveal that the proposed solutions can authenticate trillions of devices and provide better performance than the ring oscillator based alternative.[1], tamper-resistant key storage [2], bitstream protection [3], and IP binding [4].

Optical PUFs as physical root of trust for blockchain‐driven applications

“…Silicon-based PUFs are easy to integrate [19] and demonstrate good performance for unclonability and robustness [20][21][22]. At the same time, the underlying physical function is, in most cases, not complex enough, resulting in vulnerability to modelling [23][24][25] and side-channel [26][27][28] attacks.…”

Nghiên cứu và thiết kế ứng dụng hệ thống truyền thông giữa HPS-FPGA trên nền SoC

“…Truyền thông giữa FPGA với ARM [2] (hai thành phần này rời nhau) cũng được sử dụng ngay khi chưa có dòng sản phẩm SoC, chúng được ứng dụng cho các thiết kế CNC [3]. Nhờ tích hợp lõi Nios trên FPGA, một số tác giả đã thiết kế hệ thống giao tiếp dữ liệu giữa lõi xử lý mềm Nios với ngoại vi thông qua bus Avalon cho thấy hiệu suất trao đổi dữ liệu giữa chúng cũng rất hiệu quả [4] [5], [2]. Cấu hình giao tiếp HPS và FPGA cũng đã được một số nhà thiết kế ngoài nước khai thác với những mục đích ứng dụng cụ thể.…”

“…Bài viết này đã thực hiện được các đóng góp so với trước đây nhiều tác giả chỉ thiết kế các giao tiếp điều khiển trên FPGA với ngoại vi như SRAM, I2C, I/O, Nios [4], [7]... -Thiết kế được xây dựng từ cấu hình thành phần dạng modul tạo nên hệ thống giao tiếp giữa HPS và FPGA (IP_AXI_System) lưu trữ thư viện phục vụ cho các ứng dụng khác.…”