HEAP: A Highly Efficient Adaptive Multi-processor Framework

Lavagno,; Lazarescu, Mihai T.; Papaefstathiou, Ioannis; Brokalakis,; Walters,; Kienhuis,; Schaefer,

doi:10.1109/dsd.2012.71

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“…NNs can be implemented in SW (running on either general (CPU) or specialized (GPU) processors), or in HW (either reconfigurable (FPGA) or application-specific (ASIC)). FPGAs can bring significant speed and energy improvements for both high-end implementations [39]- [42] and for energy-and processing-constrained embedded devices [27], [43], [44], while preserving programmability. Since most NN computations are embarrassingly parallel, they can considerably benefit from FPGAs flexibility (e.g., resource allocation, scheduling, data flow, data width).…”

Section: Neural Network Implementationmentioning

confidence: 99%

Very Low Power Neural Network FPGA Accelerators for Tag-Less Remote Person Identification Using Capacitive Sensors

et al. 2019

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Human detection, identification, and monitoring are essential for many applications aiming to make smarter the indoor environments, where most people spend much of their time (like home, office, transportation, or public spaces). The capacitive sensors can meet stringent privacy, power, cost, and unobtrusiveness requirements, they do not rely on wearables or specific human interactions, but they may need significant on-board data processing to increase their performance. We comparatively analyze in terms of overall processing time and energy several data processing implementations of multilayer perceptron neural networks (NNs) on board capacitive sensors. The NN architecture, optimized using augmented experimental data, consists of six 17-bit inputs, two hidden layers with eight neurons each, and one four-bit output. For the software (SW) NN implementation, we use two STMicroelectronics STM32 low-power ARM microcontrollers (MCUs): one MCU optimized for power and one for performance. For hardware (HW) implementations, we use four ultralow-power field-programmable gate arrays (FPGAs), with different sizes, dedicated computation blocks, and data communication interfaces (one FPGA from the Lattice iCE40 family and three FPGAs from the Microsemi IGLOO family). Our shortest SW implementation latency is 54.4 µs and the lowest energy per inference is 990 nJ, while the shortest HW implementation latency is 1.99 µs and the lowest energy is 39 nJ (including the data transfer between MCU and FPGA). The FPGAs active power ranges between 6.24 and 34.7 mW, while their static power is between 79 and 277 µW. They compare very favorably with the static power consumption of Xilinx and Altera low-power device families, which is around 40 mW. The experimental results show that NN inferences offloaded to external FPGAs have lower latency and energy than SW ones (even when using HW multipliers), and the FPGAs with dedicated computational blocks (multiply-accumulate) perform best.INDEX TERMS Indoor person identification, capacitive sensing, neural networks, hardware design, ultralow power FPGAs, hardware acceleration, embedded design optimization.

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Section: Neural Network Implementationmentioning

confidence: 99%

Very Low Power Neural Network FPGA Accelerators for Tag-Less Remote Person Identification Using Capacitive Sensors

et al. 2019

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“…Then, the effectiveness of the use of the toolset will be demonstrated, both in terms of simplification of the parallelization task for low skill users as well as the acceleration obtained on a stereo vision application of practical interest. [16,15] is a free software project designed to support the developers of various skill levels to parallelize legacy sequential C code that can include complex control structures, pointer operations, and dynamic memory allocation. ParTools was designed to facilitate the discovery of both task and data parallelization opportunities and can be used for any parallelization technique.…”

Section: Pharaon Workflow For Paral-lelizationmentioning

confidence: 99%

Energy-aware parallelization flow and toolset for C code

Lazarescu

Cohen

Guatto

et al. 2014

Proceedings of the 17th International Workshop on Software and Compilers for Embedded Systems

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“…A lo largo del proyecto se han realizado numerosas publicaciones en la literatura científica que pueden consultarse para tener un mejor conocimiento del mismo, todas ellas están disponibles en el sitio web del proyecto [HEAP], algunas de las más destacadas son [LLP + 13], donde se presentan el conjutno de herramientas desarrolladas dentro del proyecto, y [RK12], donde se presenta un protocolo para el manteniemiento de la información almacenada en las memorias de los sistemas multinúcleo.…”

Section: Proyecto Heapunclassified

Aportaciones metodológicas para el diseño de descodificadores de vídeo de última generación sobre plataformas Multi-DSP

Lapastora¹

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realizado el acto de lectura y defensa de la tesis en la Escuela Técnica Superior de Ingeniería y Sistemas de Telecomunicación de la UPM, acuerda otorgar la calificación de AGRADECIMIENTOSEn primer lugar quiero agradecer a mis directores de tesis Fernando y Matías todo su apoyo, su ayuda y la guía que han sido para mí durante estos últimos años. Estoy seguro de que este trabajo que ahora cierro no habría sido algo de lo que poder sentirme orgulloso sin su confianza.También quiero agradecer a todos los miembros de mi grupo de investigación, el GDEM, el apoyo recibido al hacerme sentir un miembro más del equipo, y en especial a César, Edu y Rubén por todo lo que de vosotros aprendo dentro y fuera del laboratorio.A mi departamento, el DTE, donde me han abierto las puertas desde el primer día que empecé a perderme por sus pasillos. Hoy tengo la suerte de formar parte de este departamento ya como profesor. Espero seguir aprendiendo para llegar a ser un buen docente No faltan, cerca de mí, grandes ejemplos. No quiero olvidarme de agradecer su dedicación a Marisa y a Rosa, cuyo trabajo muchas veces no se ve, pero sin las cuales, estoy seguro, no saldríamos adelante.Durante el desarrollo de mi tesis he tenido la suerte de poder realizar mi segunda estancia en el grupo IETR del INSA de Rennes. Quiero agraceder especialmente a Maxime, su atención y cercanía, pero sobre todo esas largas charlas sobre dataflow con las que tanto he aprendido, y también a todas las personas que allí trabajan o con las que he compartido mi vida esos meses en el extranjero: Alexandre, Khaled, Karol, Clementine y Avae, merci beaucoup pour me montrer une région exceptionnelle! Quiero dar también las gracias a todos los alumnos que tuvieron el valor de hacer su proyecto fin de carrera, grado o máster conmigo: Pablo R., Fernando, Adrián, Julio, Pablo C., Estefanía, Álvaro, Rafa, Luis y Daniel. Gracias por confiar en mí y por poner vuestra parte en este trabajo que ahora termino, una parte de todo esto es vuestra.Quiero agradecer a mis padres Mercedes y Pascual, y a mi hermano Guillermo, su apoyo incondicional desde que decicí empezar este camino. Siempre me habéis animado a dedicarme a aquello que más me gustaba, al tiempo que me ayudábais con los problemas, y a veces las dudas, que la vida te va poniendo por delante.No me olvido de mi primo Pablo y de mis amigos María, Miguel, Óscar, Laura, Fer, Mario, Javi, Alex, Elena, y a mis "Erasmus" de Lavapiés… gracias a todos por sacarme de mi rutina y por reservarme todos esos momentos de fiesta que me he perdido durante la tesis.Hay una persona muy especial con la que comparto mi vida casi desde el mismo día en el que me matriculé de la tesis. Gracias por aguantarme la eterna escritura de la tesis, mis explicaciones incomprensibles sobre "de qué va mi tesis", las frustraciones tras semanas de bloqueo… pero también por los viajes con mochila y sin ruta fija descubriendo sitios increíbles, por hacerme reír tanto los días buenos como los malos y por tu confianza en todo lo que he necesitado. Gracias por ha...

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HEAP: A Highly Efficient Adaptive Multi-processor Framework

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