Implementation of Otsu's thresholding process based on FPGA

Wang, Jianlai; Yang, Chunling; Zhu, Ming; Wang, Changhui

doi:10.1109/iciea.2009.5138252

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“…Some of the stages in the method seem to be possible to parallelize (e.g. Otsu's method [11] and morphological opening and closing [12]). It should decrease the execution time significantly.…”

Section: Discussionmentioning

confidence: 99%

Morphing algorithm for building individualized 3D skeleton model from CT data

Starzyński

Krawczyk

Chaber

et al. 2015

Applied Mathematics and Computation

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Section: Discussionmentioning

confidence: 99%

Morphing algorithm for building individualized 3D skeleton model from CT data

Starzyński

Krawczyk

Chaber

et al. 2015

Applied Mathematics and Computation

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“…The Otsu's method and their approaches implemented on FPGA (Field Programmable Gate Array) produce satisfactory results in terms of speed and resource consumption when analyzed individually (Ashari and Hornsey, 2004;Jianlai et al, 2009;Tian, Lam, and Srikanthan, 2003). However, the implementation of statistical calculations based on the histogram for some types of images, can provide similar results to other methods, therefore using more resources of the FPGA.…”

Section: Introductionmentioning

confidence: 95%

“…The Optimal Threshold Computation module (Figure 1) is responsible for carrying out the comparison process to choose the maximum variance between classes and inform the optimal threshold through the corresponding index (Jianlai et al, 2009). The Otsu's method and their approaches implemented on FPGA (Field Programmable Gate Array) produce satisfactory results in terms of speed and resource consumption when analyzed individually (Ashari and Hornsey, 2004;Jianlai et al, 2009;Tian, Lam, and Srikanthan, 2003).…”

Section: Introductionmentioning

confidence: 99%

“…Figure 1 shows the computational steps developed in Otsu's method. (Jianlai et al, 2009). In the Statistics Module (Figure 1), four functions are carried out: the histogram calculation, the cumulative histogram, the intensity area calculation and the accumulated intensity area. All four functions are based on the histogram and used to calculate the variance of the two classes (Jianlai, Chunling, Min, and Changhui, 2009).…”

Section: Introductionmentioning

confidence: 99%

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Simple generation of threshold for images binarization on FPGA

Ieno¹,

Garces²,

Cabrera³

et al. 2015

ing.inv.

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The methodologies presented in scientific literature to calculate the threshold of an image binarization process do not present good results for all types of images. Additionally, the hardware implementations do not consider the FPGA resources that are used in other processing phases. Thus, the method proposed in this work aims to present good results in the binarization process with under-resourced area of FPGA. Therefore, this paper proposes the FPGA implementation of a threshold algorithm used in the process of image binarization by simple mathematical calculations. The implementation only needs one image iteration and its processing time depends on the size of the image. RESUMENLas metodologías desarrolladas para el cálculo del valor de umbral empleado durante el proceso de binarización de imágenes no presentan buenos resultados para todo tipo de imágenes. Además, las implementaciones hardware no consideran los recursos del FPGA empleados en las restantes etapas del sistema de procesado. De esta forma, el método propuesto en este artículo busca alcanzar una relación óptima entre los resultados del proceso de binarización y el consumo de recursos del FPGA. Por lo tanto, este trabajo propone la implementación sobre FPGA de un algoritmo para obtener el umbral de una imagen utilizando cálculos matemáticos sencillos. La implementación se caracteriza por necesitar solamente una iteración de la imagen y su tiempo de procesamiento depende del tamaño de la imagen. Los valores de umbral obtenidos a través de la aplicación en la FPGA se comparan con los obtenidos mediante el método de Otsu, mostrando las diferencias existentes así como los resultados visuales de la binarización de diferentes imágenes utilizando ambos métodos. La implementación hardware del algoritmo de umbralización se realiza mediante la metodología de diseño basado en modelos soportada por las herramientas MATLAB ®

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“…Dada estas características do método apresentado por Otsu (1979), verificou-se que as poucas implementações em hardware de métodos para binarização são baseadas neste algoritmo. Contudo, as implementações encontradas na literatura apresentam limitações, como o uso de LUTs para o cálculo do limiar para evitar o uso de operações matemáticas complexas (Tian, Lam, Srikanthan (2003)), quanto no tamanho da imagem a ser processada (Jianlai et al(2009)). Por isso, o desenvolvimento baseado no método proposto por Otsu, (1979), para que haja o cálculo do limiar de forma rápida entre uma aquisição de imagem e outra, a implementação de uma arquitetura especifica, ou seja, dedicada para isso é de grande importância.…”

Section: Conclusãounclassified

Implementação de uma arquitetura para binarização de imagens em FPGA

Freitas¹

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Em muitas aplicações de processamento de imagens é desejável converter imagens que estão em escala de cinza para imagens binárias, ou seja, em apenas dois níveis de intensidade. Para realizar essa tarefa de separação entre dois níveis é necessário que se calcule um valor de limiar, pois a partir dele determinamos quais pixels irão pertencer a um nível, normalmente o objeto de interesse, e quais pertencerão ao outro nível, ou ao fundo da imagem. Algumas aplicações exigem que se calcule esse valor de limiar em um tempo muito curto em relação à aquisição de imagem, principalmente quando ocorre uma variação muito alta de luminosidade na aquisição de uma imagem. Para suprir essa dificuldade de velocidade nas aplicações de processamento de imagem, uma alternativa seria o desenvolvimento de uma arquitetura dedicada que realize o cálculo do valor de limiar e binarize a imagem adquirida. O presente trabalho apresenta o desenvolvimento de uma arquitetura que realiza estas tarefas, implementada em circuitos reconfiguráveis do tipo FPGA. A validação da arquitetura foi obtida por meio da comparação dos resultados obtidos com a simulação da mesma na ferramenta Matlab. A arquitetura permite uma frequência máxima de clock de 84,52 MHz, o que permite a utilização da arquitetura em sistemas de tempo real, utilizando como fonte de imagem um vídeo composto ou uma câmera comum. Palavras-Chaves: FPGA, Binarização, Processamento de Imagens, Otsu ABSTRACT FREITAS, Jovander da Silva. Implementation of an architecture for FPGA image binarization. 2012. 76f. Dissertation (Master)In many imaging applications it is desirable that images are converted to grayscale images to binary, ie with only two intensity levels. To accomplish this task separation between two levels is necessary to calculate a threshold value as determined from it which pixels will belong to a level generally the object of interest, and which belong to another level, or to the background image . Some applications require you to calculate this threshold value in a very short time in relation to image acquisition, especially when a very high brightness variation in the acquisition of an image. To meet this difficulty in the speed image processing applications, an alternative would be to develop an architecture dedicated to perform the calculation of the value of threshold and binarize the image acquired. This paper proposes the development of an architecture that performs these tasks by implementing reconfigurable circuits like FPGA. Making a comparison of results obtained with algorithms developed in Matlab, thus performing a validation of the proposed architecture. The developed architecture has reached the maximum frequency of 84.52 MHz, and the architecture can be operated in real-time system, using an image as a source of composite video or a regular camera.

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Implementation of Otsu's thresholding process based on FPGA

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Morphing algorithm for building individualized 3D skeleton model from CT data

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