Increasing Self-Timed Circuit Soft Error Tolerance

Соколов, И. А.; Stepchenkov, Yury; Diachenko, Yury; Rogdestvenski, Yury; Diachenko, Denis Y.

doi:10.1109/ewdts50664.2020.9224705

Cited by 5 publications

(1 citation statement)

References 4 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…(2) Для триггерных схем соотношение числа транзисторов синхронного и СС-аналога равно A R_S = 1,5 в наихудшем случае, как показывает сравнение их схемотехнических реализаций, вероятности проявления сбоя α S2 = 0,5 и α ST2 = 0,17 [10]. Тогда: Таким образом, за счет присущего им маскирования одиночных логических сбоев СС-схемы в случае дублирования аппаратуры обеспечивают время бессбойной работы от 2,1 до 3,5 раз больше, чем их синхронные аналоги, реализующие принцип троирования с мажоритированием результата.…”

Section: сравнение обычных схемunclassified

Failure-Tolerant Synchronous and Self-Timed Circuits Comparison

et al. 2022

View full text Add to dashboard Cite

Статья рассматривает проблему разработки синхронных и самосинхронных (СС) цифровых схем, устойчивых к логическим сбоям. В синхронных схемах для обеспечения устойчивости к однократному сбою традиционно используется принцип голосования 2-из-3, приводящий к увеличению аппаратных затрат в три раза. В СС-схемах, благодаря парафазному кодированию сигналов и двухфазной дисциплине функционирования, даже дублирование обеспечивает уровень защиты от логического сбоя в 2,1-3,5 раз выше, чем троированный синхронный аналог. Разработка новых средств высокоточного моделирования механизмов возникновения сбоев в микроэлектронных компонентах позволит получить более точные оценки сбоеустойчивости электронных схем.

show abstract

Section: сравнение обычных схемunclassified