Optimization of process parameter variation in 45nm p-channel MOSFET using L&lt;inf&gt;18&lt;/inf&gt; orthogonal array

Salehuddin, F.; Ahmad, Ibrahim; Hamid, Fazrena Azlee; Zaharim, Azami; Hamid, Aidil Abdul; Menon, P. Susthitha; Elgomati, H. A.; Majlis, Burhanuddin Yeop; Apte, P. R.

doi:10.1109/smelec.2012.6417127

Cited by 6 publications

(5 citation statements)

References 10 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…[ 38–42 ] Slight deviations in processing parameters, such as temperature, pressure, or duration of deposition or annealing steps, can lead to variations in the formation and properties of the synaptic devices. [ 43–45 ] The effect of the device‐to‐device variation in the fabricated synaptic FeFETs on the performance of the proposed in‐memory RL system is investigated. The device‐to‐device variation is expressed as follows [ 46,47 ]

$$G_{r e a l} = G_{i d e a l} \times N \left(\right.

…”

Section: Resultsmentioning

confidence: 99%

Toward Optimized In‐Memory Reinforcement Learning: Leveraging 1/f Noise of Synaptic Ferroelectric Field‐Effect‐Transistors for Efficient Exploration

Kim,

Shin,

Yim

et al. 2024

Advanced Intelligent Systems

View full text Add to dashboard Cite

Reinforcement learning (RL), exhibiting outstanding performance in various fields, requires large amounts of data for high performance. While exploration techniques address this requirement, conventional exploration methods have limitations: complexity of hardware implementation and significant hardware burden. Herein, in‐memory RL systems leveraging intrinsic 1/f noise of synaptic ferroelectric field‐effect‐transistors (FeFETs) for efficient exploration are proposed. The electrical characteristics of fabricated FeFETs with low‐power operation capability verify their suitability for neuromorphic systems. The proposed system achieves comparable performance to the conventional exploration method without additional circuits. The intrinsic 1/f noise of the FeFETs facilitates efficient exploration and offers significant advantages: efficiency in hardware implementation and simplicity in adjusting the 1/f noise level for optimal performance. This approach effectively addresses the challenges of conventional exploration methods. The operation mechanism of the exploration method utilizing the 1/f noise is systematically analyzed. The proposed in‐memory RL system demonstrates robustness and reliability to the device‐to‐device variation and the initial conductance distribution. This work provides further insights into the exploration methods of RL, paving the way for advanced in‐memory RL systems.

show abstract

$$G_{r e a l} = G_{i d e a l} \times N \left(\right.

…”

Section: Resultsmentioning

confidence: 99%

Toward Optimized In‐Memory Reinforcement Learning: Leveraging 1/f Noise of Synaptic Ferroelectric Field‐Effect‐Transistors for Efficient Exploration

Kim,

Shin,

Yim

et al. 2024

Advanced Intelligent Systems

View full text Add to dashboard Cite

show abstract

“…For each rate sensor, the interval is configurable in 100 ms granularity. To further expand the previous example, we will use the methodology of [167] and [128] and integrate it in our example adaptive voltage controller. The authors of [167] and [128] show how cache memories introduce faulty SRAM cells as they operate in low supply voltage.…”

Section: Safe-mode and Notification On Critical Sensor Valuesmentioning

confidence: 99%

“…To further expand the previous example, we will use the methodology of [167] and [128] and integrate it in our example adaptive voltage controller. The authors of [167] and [128] show how cache memories introduce faulty SRAM cells as they operate in low supply voltage. The rate of these faults (and corresponding rate of ECC events) can be used to drive the level of undervolting.…”

Section: Safe-mode and Notification On Critical Sensor Valuesmentioning

confidence: 99%

Anatomy of microarchitecture-level reliability assessment for modern processors

Χατζηδημητρίου¹

View full text Add to dashboard Cite

Η ραγδαία βελτίωση της τεχνολογίας ημιαγωγών αυξάνει συνεχώς την πυκνότητα και πολυπλοκότητα των σύγχρονων επεξεργαστώ στον βωμό της υψηλής απόδοσης και λειτουργικότητας. Όμως αυτή η εξέλιξη έχει αρνητικές συνέπειες στην αξιόπιστη λειτουργία των επεξεργαστών, καθιστώντας τους πιο ευάλωτους σε παράγοντες όπως η κοσμική ακτινοβολία, κατασκευαστικά λάθη, φθορά και λειτουργία σε χαμηλή τάση. Συνεπώς, οι σύγχρονοι επεξεργαστές υποφέρουν από αυξημένους ρυθμούς σφαλμάτων και προϋποθέτουν την υιοθέτηση μηχανισμών προστασίας. Η προστασία όμως δεν διατίθεται δωρεάν. Απαιτεί πόρους σε επίπεδο υλικού, ισχύος ή/και επιδόσεων ενώ μπορεί τελικά να μειώσουν την απόδοση ενός μοντέλου επεξεργαστή.Είναι λοιπόν σημαντικό να εφαρμοσθεί ένα σωστό επίπεδο προστασίας που ανταποκρίνεται στις απαιτήσεις του επεξεργαστή. Όμως για να συμβεί αυτό, οι σχεδιαστές πρέπει να γνωρίζουν ποιες είναι αυτές οι απαιτήσεις. Για τον λόγο αυτό, έχουν αναπτυχθεί αρκετές τεχνικές για την αξιολόγηση της αξιοπιστίας. Η αξιολόγηση μπορεί να αποκαλύψει αδυναμίες του σχεδιασμού που χρειάζονται επιπλέον προστασία ενώ ταυτόχρονα μπορεί να αποκαλύψει τμήματα που επιτυγχάνουν αυξημένη ανοχή στα σφάλματα. Αυτές οι πληροφορίες μπορούν να οδηγήσουν σχεδιαστικές επιλογές σχετικές με την αξιοπιστία και κατά συνέπεια, να εκκινήσουν έναν νέο γύρο επανασχεδιασμού. Όσο νωρίτερα είναι διαθέσιμες, τόσο μικρότερο θα είναι και το κόστος του επανασχεδιασμού.Τα μικροαρχιτεκτονικά μοντέλα (ή μοντέλα επιδόσεων) είναι συνήθως διαθέσιμα στα πρώιμα στάδια του σχεδιασμού ενός επεξεργαστή. Αναπτύξαμε τον GeFIN, ένα εργαλείο που επιτρέπει την αξιολόγηση της αξιοπιστίας σε αυτό το πρώιμο στάδιο. Εστιάζοντας στον κρίσιμο παράγοντα της ταχύτητας, αναπτύξαμε καινοτόμες τεχνικές για την επιτάχυνση της αξιολόγησης χωρίς την απώλεια ακρίβειας των αποτελεσμάτων. Αυτές οι τεχνικές μπορούν να χρησιμοποιηθούν σε πληθώρα μελετών, συμπεριλαμβανομένων: εξερεύνηση επιλογών προστασίας, σχεδιαστικές επιλογές μικροαρχιτεκτονικής, ανάλυση εφαρμογών κτλ. Σκοπεύοντας να ενισχύσουμε την επιχειρηματολογία υπέρ της αξιολόγησης σε επίπεδο μικροαρχιτεκτονικής, συγκρίναμε για πρώτη φορά τα αποτελέσματα της μεθόδου με τα αποτελέσματα επί του τελικού προϊόντος, σε επίπεδο RTL καθώς και σε φυσικά τσιπ. Τα αποτελέσματα μας δείχνουν ότι υπάρχει μεγάλη συσχέτιση σε κάποιες κατηγορίες φαινομένων, ενώ ταυτόχρονα αξιολογούνται οι αδυναμίες της μεθόδου. Στόχος αυτής της διατριβής είναι η συνολική βελτίωση της αξίας της αξιολόγησης σε επίπεδο μικροαρχιτεκτονικής, παρέχοντας νέες, προηγμένες και περιεκτικές μεθοδολογίες, αποτελέσματα που αποδεικνύουν την ακρίβεια της μεθόδου καθώς και μέσω της επίδειξης του τρόπου όπου μπορεί η τεχνική να εφαρμοστεί για να συμβάλει σε υφιστάμενα προβλήματα.

show abstract

“…During chip fabrication, process variations can affect transistor dimensions (length, width, oxide thickness etc. [125]) which have direct impact on the threshold voltage of a MOS device [126]. As technology scales, the percentage of these variations compared to the overall transistor size increases and raises major concerns for designers, who aim to improve energy efficiency.…”

Section: Statistical Analysis To Predict the Safe Voltage Margins In Multicore Cpus For Energy Efficiencymentioning

confidence: 99%

Methodologies for accelerated analysis of the reliability and the energy efficiency levels of modern microprocessor architectures

Kaliorakis¹,

Καληωράκης²

View full text Add to dashboard Cite

Η εξέλιξη της τεχνολογίας ημιαγωγών, της αρχιτεκτονικής υπολογιστών και της σχεδίασης οδηγεί σε αύξηση της απόδοσης των σύγχρονων μικροεπεξεργαστών, η οποία επίσης συνοδεύεται από αύξηση της ευπάθειας των προϊόντων. Οι σχεδιαστές εφαρμόζουν διάφορες τεχνικές κατά τη διάρκεια της ζωής των ολοκληρωμένων κυκλωμάτων με σκοπό να διασφαλίσουν τα υψηλά επίπεδα αξιοπιστίας των παραγόμενων προϊόντων και να τα προστατέψουν από διάφορες κατηγορίες σφαλμάτων διασφαλίζοντας την ορθή λειτουργία τους.Αυτή η διδακτορική διατριβή προτείνει καινούριες μεθόδους για να διασφαλίσει τα υψηλά επίπεδα αξιοπιστίας και ενεργειακής απόδοσης των σύγχρονων μικροεπεξεργαστών οι οποίες μπορούν να εφαρμοστούν κατά τη διάρκεια του πρώιμου σχεδιαστικού σταδίου, του σταδίου παραγωγής ή του σταδίου της κυκλοφορίας των ολοκληρωμένων κυκλωμάτων στην αγορά. Οι συνεισφορές αυτής της διατριβής μπορούν να ομαδοποιηθούν στις ακόλουθες δύο κατηγορίες σύμφωνα με το στάδιο της ζωής των μικροεπεξεργαστών στο οποίο εφαρμόζονται:• Πρώιμο σχεδιαστικό στάδιο: Η στατιστική εισαγωγή σφαλμάτων σε δομές που είναι μοντελοποιημένες σε προσομοιωτές οι οποίοι στοχεύουν στην μελέτη της απόδοσης είναι μια επιστημονικά καθιερωμένη μέθοδος για την ακριβή μέτρηση της αξιοπιστίας, αλλά υστερεί στον αργό χρόνο εκτέλεσης. Σε αυτή τη διατριβή, αρχικά παρουσιάζουμε ένα νέο πλήρως αυτοματοποιημένο εργαλείο εισαγωγής σφαλμάτων σε μικροαρχιτεκτονικό επίπεδο που στοχεύει στην ακριβή αξιολόγηση της αξιοπιστίας ενός μεγάλου πλήθους μονάδων υλικού σε σχέση με διάφορα μοντέλα σφαλμάτων (παροδικά, διακοπτόμενα, μόνιμα σφάλματα). Στη συνέχεια, χρησιμοποιώντας το ίδιο εργαλείο και στοχεύοντας τα παροδικά σφάλματα, παρουσιάζουμε διάφορες μελέτες σχετιζόμενες με την αξιοπιστία και την απόδοση, οι οποίες μπορούν να βοηθήσουν τις σχεδιαστικές αποφάσεις στα πρώιμα στάδια της ζωής των επεξεργαστών.Τελικά, προτείνουμε δύο μεθοδολογίες για να επιταχύνουμε τα μαζικά πειράματα στατιστικής εισαγωγής σφαλμάτων. Στην πρώτη, επιταχύνουμε τα πειράματα έπειτα από την πραγματική εισαγωγή των σφαλμάτων στις δομές του υλικού. Στη δεύτερη, επιταχύνουμε ακόμη περισσότερο τα πειράματα προτείνοντας τη μεθοδολογία με όνομα MeRLiN, η οποία βασίζεται στη μείωση της αρχικής λίστας σφαλμάτων μέσω της ομαδοποίησής τους σε ισοδύναμες ομάδες έπειτα από κατηγοριοποίηση σύμφωνα με την εντολή που τελικά προσπελαύνει τη δομή που φέρει το σφάλμα.• Παραγωγικό στάδιο και στάδιο κυκλοφορίας στην αγορά: Οι συνεισφορές αυτής της διδακτορικής διατριβής σε αυτά τα στάδια της ζωής των μικροεπεξεργαστών καλύπτουν δύο σημαντικά επιστημονικά πεδία. Αρχικά, χρησιμοποιώντας το ολοκληρωμένο κύκλωμα των 48 πυρήνων με ονομασία Intel SCC, προτείνουμε μια τεχνική επιτάχυνσης του εντοπισμού μονίμων σφαλμάτων που εφαρμόζεται κατά τη διάρκεια λειτουργίας αρχιτεκτονικών με πολλούς πυρήνες, η οποία εκμεταλλεύεται το δίκτυο υψηλής ταχύτητας μεταφοράς μηνυμάτων που διατίθεται στα ολοκληρωμένα κυκλώματα αυτού του είδους. Δεύτερον, προτείνουμε μια λεπτομερή στατιστική μεθοδολογία με σκοπό την ακριβή πρόβλεψη σε επίπεδο συστήματος των ασφαλών ορίων λειτουργίας της τάσης των πυρήνων τύπου ARMv8 που βρίσκονται πάνω στη CPU X-Gene 2.

show abstract

Optimization of process parameter variation in 45nm p-channel MOSFET using L<inf>18</inf> orthogonal array

Cited by 6 publications

References 10 publications

Toward Optimized In‐Memory Reinforcement Learning: Leveraging 1/f Noise of Synaptic Ferroelectric Field‐Effect‐Transistors for Efficient Exploration

Toward Optimized In‐Memory Reinforcement Learning: Leveraging 1/f Noise of Synaptic Ferroelectric Field‐Effect‐Transistors for Efficient Exploration

Anatomy of microarchitecture-level reliability assessment for modern processors

Methodologies for accelerated analysis of the reliability and the energy efficiency levels of modern microprocessor architectures

Contact Info

Product

Resources

About