Proposal of an Adaptive Fault Tolerance Mechanism to Tolerate Intermittent Faults in RAM

Abstract

Due to transistor shrinking, intermittent faults are a major concern in current digital systems. This work presents an adaptive fault tolerance mechanism based on error correction codes (ECC), able to modify its behavior when the error conditions change without increasing the redundancy. As a case example, we have designed a mechanism that can detect intermittent faults and swap from an initial generic ECC to a specific ECC capable of tolerating one intermittent fault. We have inserted the mechanism in the memory system of a 32-bit RISC processor and validated it by using VHDL simulation-based fault injection. We have used two (39, 32) codes: a single error correction–double error detection (SEC–DED) and a code developed by our research group, called EPB3932, capable of correcting single errors and double and triple adjacent errors that include a bit previously tagged as error-prone. The results of injecting transient, intermittent, and combinations of intermittent and transient faults show that the proposed mechanism works properly. As an example, the percentage of failures and latent errors is 0% when injecting a triple adjacent fault after an intermittent stuck-at fault. We have synthesized the adaptive fault tolerance mechanism proposed in two types of FPGAs: non-reconfigurable and partially reconfigurable. In both cases, the overhead introduced is affordable in terms of hardware, time and power consumption.

A Proposal of an ECC-based Adaptive Fault-Tolerant Mechanism for 16-bit data words

“…Cuando la tasa de fallos aumente, este decodificador se cambiaría por el siguiente (2bBEC-3bBED). Este cambio puede hacerse, por ejemplo, fijando un umbral de número de fallos que no se hayan podido corregir [14]. Si la tasa de fallos sigue aumentando, se podría realizar un último cambio de decodificador, y así utilizar el denominado 3bBEC-4bBED.…”

“…Otra opción utilizada en la implementación de sistemas adaptativos es el uso de circuitos programables del tipo FPGA (del inglés Field Programmable Gate Arrays). En un principio, la adaptabilidad se puede implementar mediante el uso de recursos libres de la FPGA, o reprogramando (total o parcialmente) el dispositivo [14]. El principal problema de estos métodos es que, o se mantiene parte de la FPGA sin usar, o se debe dedicar tiempo extra por si hay que reprogramar el dispositivo.…”

“…El tiempo de reprogramación se puede disminuir realizando una reprogramación parcial, la cual permite reprogramar una parte de la FPGA [14][22]. Otras posibilidades utilizando FPGA son los diseños redundantes [14] [22], donde solo se activa una parte del sistema, con lo que algunos de los recursos no se utilizan hasta que aumenta la tasa de fallos, desperdiciándolos; o mediante el uso de una combinación de diferentes técnicas de tolerancia a fallos [23].…”

“…Si bien la idea de la tolerancia a fallos adaptativa no es nueva [13], en la actualidad está ganando importancia, especialmente la adaptación basada en ECC, pues permite acelerar el cambio en las condiciones de tolerancia a fallos [14][15] [16][17] [18].…”

“…En otras propuestas se presentan diferentes aproximaciones. En [14] se utilizan diferentes decodificadores en los que, pese a tener la misma redundancia, es necesario recodificar toda la información almacenada en memoria cuando varía la tasa de fallos, con el consiguiente consumo de energía y pérdida de prestaciones. En cambio, en [15], se necesita un costoso procesamiento previo para identificar qué decodificador puede corregir el error producido.…”