Reconfigurable Architectures for Bioinformatics Applications

Dollas, Apostolos

doi:10.1109/isvlsi.2010.111

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“…Profiling of the PaPaRa source code revealed that the scoring function (the alignment kernel) accounts for 98% to 99.5% of overall execution time. To date, reconfigurable devices have already successfully been deployed to accelerate Bioinformatics applications including phylogenetic inference kernels [9] and a plethora of pairwise sequence alignment algorithms [10]. Since PaPaRa uses phylogenetic inference and alignment kernels we explore FPGA technology to accelerate the code.…”

Section: Introductionmentioning

confidence: 99%

Accelerating Phylogeny-Aware Short DNA Read Alignment with FPGAs

Alachiotis

Berger

Stamatakis

2011

2011 IEEE 19th Annual International Symposium on Field-Programmable Custom Computing Machines

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Abstract-Recent advances in molecular sequencing technology have given rise to novel algorithms for simultaneously aligning short sequence reads to reference sequence alignments and corresponding evolutionary reference trees. We present a complete hardware/software implementation for the acceleration of a program called PaPaRa, a newly introduced dynamic programming algorithm for this purpose.We verify the correctness of the proposed architecture on a real FPGA and introduce a straight-forward communication protocol (using gigabit ethernet) for seamless integration with the encapsulating steering software that is executed on a PC processor. The hardware description and the software implementation are freely available for download.When mapped to a Virtex 6 FPGA, our reconfigurable architecture can compute 133.4 billion cell updates per second for the novel, tree-based alignment kernel of PaPaRa. Compared to PaPaRa, running on a 3.2GHz Intel Core i5 CPU, we obtain speedups for the alignment kernel, that range between 170 and 471. For the entire application, that is, the alignment kernel and the trace-back step, we obtain speedups between 74 and 118.

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Section: Introductionmentioning

confidence: 99%

Accelerating Phylogeny-Aware Short DNA Read Alignment with FPGAs

Alachiotis

Berger

Stamatakis

2011

2011 IEEE 19th Annual International Symposium on Field-Programmable Custom Computing Machines

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“…Capacitar alunos da Computação para o desenvolvimento de hardware trará benefícios também para outras áreas das Ciências no País. Por exemplo, um trabalho descreve uma arquitetura re-programável desenvolvida para executar algoritmos da bioinformática, tais como comparações entre cadeias de DNA, filogenética, dentre outros (Dollas, 2010). Outro trabalho comenta sobre o impacto positivo do uso da computação re-configurável em futuras missões da NASA (Pingree, 2010).…”

Section: Introductionunclassified

Microcomputador re-configurável em FPGA para ensino de Arquitetura de Computadores na Ciência da Computação

Dias¹

2014

RENOTE

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O ensino prático de Arquitetura de Computadores estimula o desenvolvimento tecnológico de hardware no Brasil. Por isso, este artigo propõe um método para o ensino prático de Arquitetura de Computadores na Ciência da Computação. Esse método usa uma arquitetura de microcomputador re-configurável em FPGA, para o ensino dessa disciplina na Computação. Pelo método, microcomputadores são desenvolvidos a partir de uma arquitetura de microcomputador básica de dois bits descrita em esquema elétrico e em VHDL. Os resultados apresentados indicam que o método proposto antecipa o ensino prático de Arquitetura de Computadores para o início das atividades da disciplina e contribui formando recursos humanos especializados no desenvolvimento tecnológico de hardware no País.

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“…Therefore, it can be concluded that reconfigurable computing is a trade-off between general-purpose computing and application-specific computing because it tries to achieve a balance among performance, cost, power, flexibility, and design effort. Reconfigurable computing has enhanced the performance of applications in a large variety of domains, including embedded systems [57], SoCs [79], digital signal processing (DSP) [91], image processing [61,84,92], network security [37], bioinformatics [39,47], supercomputing [51,72,49,56,63], Boolean SATisfiability (SAT) [82,20], spacecrafts [48], and military applications [76]. It can be said that reconfigurable computing will widely, pervasively, and gradually impact human lives.…”

Section: Reconfigurable Computingmentioning

confidence: 99%

Enabling OpenMP task parallelism on Multi-FPGAs

Santos Nepomuceno

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Os aceleradores de hardware baseados em FPGA têm recebido uma crescente atenção nos últimos anos. Um dos principais motivos para isso é que seus recursos reconfiguráveis facilitam a adaptação do acelerador a diferentes tipos de cargas de trabalho. Em alguns casos, os aceleradores baseados em FPGA fornecem maior desempenho computacional e eficiência energética. Foi relatado que o offload para FPGA alcança um melhor desempenho quando comparado GPUs e CPUs para algumas aplicações, como Fast Fourier Transform. Esse desempenho pode ser ainda maior se conectarmos vários FPGAs criando um cluster Multi-FPGA. No entanto, programar esses sistemas heterogêneos é um empreendimento desafiador que ainda requer esforços de pesquisa e desenvolvimento para torná-lo realmente simples. O modelo de programação baseado em tarefas OpenMP é uma boa escolha para programar sistemas Multi-FPGA Heterogêneos. Isso advém da capacidade deste modelo de expor um grau mais alto de paralelismo que combina: (a) offload de computação para aceleradores; (b) dependências explícitas de dados; e (c) definição das regiões de código para cada dispositivo específico. Com base nisso, o trabalho desta tese estende a infraestrutura LLVM/OpenMP existente, bem como propõe uma plataforma de hardware para ajudar o programador a expressar facilmente o offload e o uso de IP-cores disponíveis em um código binário reconfigurável pré-existente (bitstream). Para isto, foi utilizada uma metodologia de co-design, que implementa a arquitetura de hardware e software em paralelo. No lado do software, duas modificações principais foram feitas na implementação do OpenMP: (a) construir um plugin VC709 na biblioteca libomptarget; e (b) modificar o algoritmo de tempo de execução que gerencia o grafo de tarefas. No lado do hardware, foi criada uma infraestrutura baseada no Target Reference Design (TRD) da placa Xilinx VC709. As principais contribuições desta tese são: (a) um novo plugin Clang/LLVM que entende placas FPGA como dispositivos OpenMP, e usa a diretiva OpenMP declare variant para especificar IPs-cores de hardware; (b) Um mecanismo baseado na dependência de tarefa OpenMP e no modelo de transferência de computação que permite a comunicação transparente de IPs-cores em uma arquitetura Multi-FPGA; (c) Uma arquitetura em hardware, baseada no Target Reference Design da placa VC709, capaz de executar tarefas OpenMP utilizando preexistentes IP-cores; (d) Um modelo de programação baseado em paralelismo de tarefas OpenMP, que torna simples mover dados entre FPGAs, CPUs ou outros dispositivos de aceleração (por exemplo, GPUs), e que permite ao programador usar um único modelo de programação para executar sua aplicação em uma verdadeira arquitetura heterogênea. Resultados experimentais para um conjunto de aplicações de stencil em OpenMP que executaram em uma plataforma Multi-FPGA com 6 placas Xilinx VC709 interconectadas através de links de fibra ótica, mostraram acelerações quase lineares conforme o número de FPGAs e IP-cores por FPGA aumenta.

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Reconfigurable Architectures for Bioinformatics Applications

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Accelerating Phylogeny-Aware Short DNA Read Alignment with FPGAs

Accelerating Phylogeny-Aware Short DNA Read Alignment with FPGAs

Microcomputador re-configurável em FPGA para ensino de Arquitetura de Computadores na Ciência da Computação

Enabling OpenMP task parallelism on Multi-FPGAs

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