Abstract:Vorgestellt wird eine Methode fª die Modellierung und Simulation von Automatisierungssystemen. Die Simulation soll die Validation diverser Implementierungen einer Automatisierungseinrichtung unterstª Die Methode basiert auf der formalen Beschreibung der Ger~ite mit VHDL. Die einzelnen Ger~itemodelle sind an Blocksymbole geknª Mit einem Blockdiagramm-Editor wird durch Verschaltung der Blocksymbole die reale Struktur der Automatisierungseinrichtung abgebildet. Signalgeneratoren erzeugen prozessspezi¡ Lastszenari… Show more
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