Soft Error Rate Estimation in Deep Sub-micron CMOS

Chen, Wei; Zhang, Jialin; Chen, Yu; Liu, Xuezheng

doi:10.1109/prdc.2007.34

Cited by 7 publications

(3 citation statements)

References 41 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…By decreasing the semiconductor size, the collected charge required to upset the logic also decreases and becomes susceptible to soft errors. Similarly, critical charge has been confirmed to decrease under lower operating voltages and smaller feature sizes [11]. Reference [12] confirmed that the SER is altered depending on several factors, including the critical charge.…”

Section: Critical Chargementioning

confidence: 83%

A Survey of Fault-Injection Methodologies for Soft Error Rate Modeling in Systems-on-Chips

Jeong¹,

Lee²,

Lee³

2016

Bulletin EEI

View full text Add to dashboard Cite

The development of process technology has increased system performance, but the system failure probability has also significantly increased. It is important to consider the system reliability in addition to the cost, performance, and power consumption. In this paper, we describe the types of faults that occur in a system and where these faults originate. Then, fault-injection techniques, which are used to characterize the fault rate of a system-on-chip (SoC), are investigated to provide a guideline to SoC designers for the realization of resilient SoCs.

show abstract

Section: Critical Chargementioning

confidence: 83%

A Survey of Fault-Injection Methodologies for Soft Error Rate Modeling in Systems-on-Chips

Jeong¹,

Lee²,

Lee³

2016

Bulletin EEI

View full text Add to dashboard Cite

show abstract

“…An increase in the pMOS width from its minimum value (0.12 μm) up to 0.22 μm provides a critical charge increase of almost 40% (38.35%). (To get a relative perspective, data reported in [18] show that the Q crit degradation with technology scaling from 90-nm technology down to the 32-nm node ranges between 39% and 44% per technology jump.) If the Vt configuration is kept unchanged (i.e., PS-NS), the write stability degradation is as large as 20%, while read stability improves by 7%.…”

Section: Discussionmentioning

confidence: 99%

Design Hardening of Nanometer SRAMs Through Transistor Width Modulation and Multi-Vt Combination

Torrens

Alorda

Barceló

et al. 2010

IEEE Trans. Circuits Syst. II

View full text Add to dashboard Cite

Memory design in the nanometer regime imposes specific restrictions to the cell layout structure requiring regular disposition of transistors to minimize the impact of process parameter variations. These layout restrictions invalidate many of the traditional design techniques oriented to improve cell immunity to radiation-induced events that, in turn, get worsened with technology scaling. We analyze two design alternatives to improve cell hardening compatible with regular cell layouts providing an extensive analysis to illustrate the benefits of each technique. One of the proposed solutions is based on transistor width modulation that provides an immunity enhancement at the cost of a moderate cell-size increase. The other solution is based on multithreshold voltage selection showing a moderate immunity improvement at the cost of no impact on the cell area. The combination of both techniques is shown to be optimum when considering other design metrics like static noise margin, read/write stability, access time, and leakage. Results are demonstrated on 90-and 65-nm commercial technologies.Index Terms-Critical charge Q crit , nanocomplimentary metal-oxide-semiconductor (nano-CMOS), single event upset (SEU), static random access memory (SRAM) hardening.

show abstract

“…εξαρτάται από την τοποθεσία της πρόσκρουσης. Δηλαδή μια πρόσκρουση κοντά στον κόμβο υποδοχής παράγει έναν παλμό μικρής διάρκειας και υψηλής αιχμής, ενώ μια πρόσκρουση μακριά από αυτόν παράγει έναν παλμό μεγάλης διάρκειας και χαμηλής αιχμής [25]. Συνήθως ο χρόνος ανόδου είναι μικρός (μεταξύ 0.1ps και 10ps) και ο χρόνος καθόδου μεγαλύτερος (μεταξύ 10ps και 200ps).…”

Section: μοντελοποίηση διαταραχής λόγω ακτινοβολίαςunclassified

Τεχνικές Αντιμετώπισης Μεταβατικών Και Μόνιμων Σφαλμάτων Σε Στοιχεία Μνήμης Στις Σύγχρονες Νανομετρικές Τεχνολογίες

Ευταξιόπουλος-Σαρρής¹

View full text Add to dashboard Cite

Η συνεχιζόμενη αύξηση της κλίμακας ολοκλήρωσης στις σύγχρονες νανοτεχνολογίες έχει οδηγήσει σε σημαντική βελτίωση της απόδοσης των ολοκληρωμένων κυκλωμάτων. Όμως, τα χαρακτηριστικά των σύγχρονων τεχνολογιών (π.χ. μειωμένες διαστάσεις, χαμηλές τάσεις τροφοδοσίας, χαμηλές παρασιτικές χωρητικότητες) εκτός από τα προφανή πλεονεκτήματα που προσφέρουν (π.χ. ταχύτερη λειτουργία, μικρότερη κατανάλωση ισχύος, μικρότερη επιβάρυνση σε επιφάνεια), έχουν εγείρει σημαντικά προβλήματα αξιοπιστίας στη λειτουργία των ολοκληρωμένων κυκλωμάτων. Αυτά τα προβλήματα οφείλονται κυρίως σε αστοχίες υλικού, μηχανισμούς φυσικής φθοράς/γήρανσης, διακυμάνσεις της κατασκευαστικής διαδικασίας και φαινόμενα που προκαλούνται από εξωγενείς παράγοντες όπως η ακτινοβολία. Η κατηγορία κυκλωμάτων που επηρεάζεται περισσότερο από τα παραπάνω προβλήματα και στην οποία επικεντρωνόμαστε στη διατριβή αυτή είναι τα στοιχεία μνήμης, τα οποία καταλαμβάνουν έως και το 90% της ψηφίδας. Καθώς οι επερχόμενες τεχνολογίες κατασκευής πλησιάζουν στην περιοχή των ελάχιστων νανομέτρων τα προβλήματα αξιοπιστίας διογκώνονται και οι υπάρχουσες τεχνικές αντιμετώπισής τους καθίστανται ανεπαρκείς ειδικά για εφαρμογές καίριας σημασίας, όπως για παράδειγμα αυτές στο χώρο της αυτοκινητοβιομηχανίας, της αεροναυπηγικής, των δορυφορικών συστημάτων και των ιατρικών συσκευών. Τα σφάλματα σε ένα ολοκληρωμένο κύκλωμα κατηγοριοποιούνται ανάλογα με τη διάρκειά τους σε μόνιμα και παροδικά, με τα παροδικά σφάλματα να διαχωρίζονται σε μεταβατικά και διαλείποντα. Στη διατριβή αυτή προτείνουμε τεχνικές που αντιμετωπίζουν τα μόνιμα και μεταβατικά σφάλματα λόγω ακτινοβολίας σε στοιχεία μνήμης, εστιάζοντας όμως στη δεύτερη κατηγορία. Τα στοιχεία μνήμης είναι ιδιαίτερα επιρρεπή σε μεταβατικά σφάλματα λόγω ακτινοβολίας εξαιτίας του βρόχου θετικής ανάδρασης που διαθέτουν, με την ευαισθησία τους να γίνεται μεγαλύτερη όσο οι σύγχρονες νανοτεχνολογίες οδεύουν σε μεγαλύτερες κλίμακες ολοκλήρωσης, καθώς εμφανίζεται όλο και πιο έντονα το φαινόμενο της διαταραχής πολλαπλών κόμβων του κυκλώματος λόγω διαμοιρασμού φορτίου. Στη διατριβή αυτή προτείνονται τεχνολογικά ανεξάρτητες τεχνικές που προστατεύουν στοιχεία μνήμης όπως μανδαλωτές και κύτταρα SRAM από μεταβατικά σφάλματα που οφείλονται σε διαταραχές ενός ή περισσότερων κόμβων του κυκλώματος, με μειωμένη επιβάρυνση σε καθυστέρηση, κατανάλωση ισχύος και επιφάνεια. Οι κύριες τεχνικές που εφαρμόζονται είναι ο πλεονασμός της πληροφορίας και ο έλεγχος του βρόχου θετικής ανάδρασης των στοιχείων μνήμης ώστε να διακόπτεται η διάδοση των διαταραχών. Επίσης γίνεται χρήση σύγχρονων τεχνολογιών με σκοπό τη μείωση των επιβαρύνσεων που εισάγουν υπάρχοντα κύτταρα μνήμης ανθεκτικά σε ακτινοβολία. Για την αντιμετώπιση των μόνιμων σφαλμάτων επιχειρείται η βελτιστοποίηση μιας τεχνικής Built-In Self-Repair, ενώ ταυτόχρονα προτείνεται μια αρχιτεκτονική SRAM που μπορεί να αντιμετωπίσει τόσο μόνιμα όσο και μεταβατικά σφάλματα.

show abstract

Soft Error Rate Estimation in Deep Sub-micron CMOS

Cited by 7 publications

References 41 publications

A Survey of Fault-Injection Methodologies for Soft Error Rate Modeling in Systems-on-Chips

A Survey of Fault-Injection Methodologies for Soft Error Rate Modeling in Systems-on-Chips

Design Hardening of Nanometer SRAMs Through Transistor Width Modulation and Multi-Vt Combination

Τεχνικές Αντιμετώπισης Μεταβατικών Και Μόνιμων Σφαλμάτων Σε Στοιχεία Μνήμης Στις Σύγχρονες Νανομετρικές Τεχνολογίες

Contact Info

Product

Resources

About