Study, comparison and application of different VHDL-based fault injection techniques for the experimental validation of a fault-tolerant system

Gil, Daniel; Gracia, J.; Baraza, J.C.; Gil, Pablo

doi:10.1016/s0026-2692(02)00128-3

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“…Because its implementation is relatively simple, it is more suitable for using at the earlier stage of the dependability design, achieving earlier validation and evaluation of reliability mechanisms [9], [14]. The technique of altering the signal values is essentially to set a fault value for signals defined in VHDL-model, usually including stuck-at-0/1, open lines, indetermination, bit-flip, and pulse.…”

Section: Related Workmentioning

confidence: 99%

A Simulation-based Fault Injection Mechanism of Digital Circuit

2017

The 5th International Conference on Advanced Computer Science Applications and Technologies (ACSAT 2017)

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Abstract. Fault injection is a key step in the validation of fault-tolerant design. This paper introduces a novel simulation-based fault injection method. The proposed method is implemented directly in Test Bench (TB) by modifying the signal values in VHDL model, and the fault type and ratio, transient fault duration and fault injection rate etc. can be easily adjusted according to requirements. It also supports the random fault injection by giving a random distribution. Compared with existing approaches, this simple method that can be designed and used immediately has a better extendibility and a better tailing capability due to the fact that it is field programmable in TB. Fault injection experiment shows that this approach is flexible and easy to use.

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Section: Related Workmentioning

confidence: 99%

A Simulation-based Fault Injection Mechanism of Digital Circuit

2017

The 5th International Conference on Advanced Computer Science Applications and Technologies (ACSAT 2017)

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“…The duration of transient faults was also uniformly distributed into three different ranges: faults with a duration less than 1 clock cycle, those lasting between 1 and 10 clock cycles (transient faults with an unusual long duration), and faults during between 10 and 20 clock cycles (very long duration, with results tending to those of permanent faults). These intervals were selected according to the common use of VFIT in some other case studies [109] [110] [111] to ensure the propagation of the faults.…”

Section: Experimental Set-upmentioning

confidence: 99%

Speeding-up model-based fault injection of deep-submicron CMOS fault models through dynamic and partially reconfigurable FPGAS

Martinez¹,

de²

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ResumenActualmente, las tecnologías CMOS submicrónicas son básicas para el desarrollo de los modernos sistemas basados en computadores, cuyo uso simplifica enormemente nuestra vida diaria en una gran variedad de entornos, como el gobierno, comercio y banca electrónicos, y el transporte terrestre y aeroespacial. La continua reducción del tamaño de los transistores ha permitido reducir su consumo y aumentar su frecuencia de funcionamiento, obteniendo por ello un mayor rendimiento global. Sin embargo, estas mismas características que mejoran el rendimiento del sistema, afectan negativamente a su confiabilidad. El uso de transistores de tamaño reducido, bajo consumo y alta velocidad, está incrementando la diversidad de fallos que pueden afectar al sistema y su probabilidad de aparición. Por lo tanto, existe un gran interés en desarrollar nuevas y eficientes técnicas para evaluar la confiabilidad, en presencia de fallos, de sistemas fabricados mediante tecnologías submicrónicas.Este problema puede abordarse por medio de la introducción deliberada de fallos en el sistema, técnica conocida como inyección de fallos. En este contexto, la inyección basada en modelos resulta muy interesante, ya que permite evaluar la confiabilidad del sistema en las primeras etapas de su ciclo de desarrollo, reduciendo por tanto el coste asociado a la corrección de errores. Sin embargo, el tiempo de simulación de modelos grandes y complejos imposibilita su aplicación en un gran número de ocasiones.Esta tesis se centra en el uso de dispositivos lógicos programables de tipo FPGA (Field-Programmable Gate Arrays) para acelerar los experimentos de inyección de fallos basados en simulación por medio de su implementación en hardware reconfigurable. Para ello, se extiende la investigación existente en inyección de fallos basada en FPGA en dos direcciones distintas: i) se realiza un estudio de las tecnologías submicrónicas existentes para obtener un conjunto representativo de modelos de fallos transitorios y permanentes que deben ser tenidos en cuenta, y se analiza hasta que punto estos modelos pueden emularse por medio de FPGA, y ii) para cada modelo de fallo considerado, se describen diversos procedimientos alternativos para realizar su emulación, evaluando la aceleración obtenida en cada caso.FADES (F PGA-based Framework for the Assessment of the D ependability of E mbedded S ystems) es el prototipo desarrollado para ilustrar la viabilidad de esta metodología. Los experimentos realizados por medio de FADES se han centrado en comprobar la validez de los resultados obtenidos y mostrar la aceleración alcanzable por comparación con una herramienta de inyección de fallos reconocida. Finalmente, se deducen las principales ventajas e inconvenientes de la aproximación propuesta, así como su utilidad para la evaluación de la confiabilidad de sistemas empotrados.i Resum En l'actualitat, les tecnologies CMOS submicròniques són bàsiques pel desenvolupament dels moderns sistemes basats en computadors, els quals simplifiquen enormement la nostra vida diària e...

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“…A consecuencia del trabajo desarrollado se han realizado las siguientes publicaciones: [Gracia et al 2000, Gracia et al 2001a, Gracia et al 2002a, Gil et al 2003a, Gil et al 2003b.…”

Section: Objetivosunclassified

“…Es decir, los fallos inyectados con estas técnicas tienen mayor influencia en el sistema que los inyectados con órdenes del simulador. Figura 7.11: Porcentaje de errores activados en función de la técnica de inyección, la duración del fallo y la carga de trabajo [Gil et al 2003a]. …”

Section: Permanentes: Stuck-at Delay Open-line Indetermination Brunclassified

“…La causa puede estar relacionada con los lugares de inyección. Figura 7.14: Latencia media de propagación de errores en función de la técnica de inyección, la duración del fallo y la carga de trabajo [Gil et al 2003a]. Figura 7.15: Latencia media de detección de errores en función de la técnica de inyección, la duración del fallo y la carga de trabajo .…”

Section: Dos Detalles Son Especialmente Destacablesunclassified

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Contribución a la validación de sistemas complejos tolerantes a fallos en la fase de diseño. Nuevos modelos de fallos y técnicas de inyección de fallos.

Calvo¹,

Carlos²

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Study, comparison and application of different VHDL-based fault injection techniques for the experimental validation of a fault-tolerant system

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A Simulation-based Fault Injection Mechanism of Digital Circuit

A Simulation-based Fault Injection Mechanism of Digital Circuit

Speeding-up model-based fault injection of deep-submicron CMOS fault models through dynamic and partially reconfigurable FPGAS

Contribución a la validación de sistemas complejos tolerantes a fallos en la fase de diseño. Nuevos modelos de fallos y técnicas de inyección de fallos.

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