The Case for Flexible ISAs: Unleashing Hardware and Software

Uma Análise da Facilidade de Emulação de Binários RISC-V

“…Os experimentos foram executados em uma máquina Debian 9, Kernel 4.9.0-6-amd64, Intel Core i7-6700K em 4,00 GHz. Como os resultados do OpenISA [Auler and Borin 2017] foram reproduzidos utilizando a versão 3.7 do LLVM e nossos experimentos utilizaram a versão 7.0, compilamos os benchmarks com ambas as versões e comparamos as médias geométricas das sobrecargas obtidas por cada versão do LLVM. As diferenças foram pequenas, menos de 2%, demonstrando que os resultados que obtivemos não foram causados por melhorias no LLVM.…”

“…Para compararmos com o OpenISA, escolhemos o RISC-V 32 MFD, que é a versão 32 bits do RISC-V (OpenISA também é 32 bits), composta pelo conjunto de instruções da base inteira I (obrigatórias), extensões padrão M (multiplicação e divisão), F e D (operações com ponto-flutuante de precisão simples e dupla), por serem os módulos mais usados e maduros. No trabalho do OpenISA [Auler and Borin 2017] são apresentadas diversas características que podem facilitar ou dificultar a emulação de uma ISA. Uma importante característica citada por Auler e Borin que dificulta a tradução do binário é a presença de um registrador de status.…”

“…Além disso, atualmente, as duas ISAs mais comuns do mercado, x86 e ARM, possuem características que dificultam a emulação Wu 2009, Shen et al 2012]. Tendo tudo isso em vista, o OpenISA foi introduzido recentemente como uma ISA desenvolvida com o objetivo de ser fácil e eficientemente emulável [Auler and Borin 2017]. De fato, os resultados apresentados por Auler e Borin indicam que é possível traduzir código OpenISA para ARM e x86 e obter um código altamente eficiente, com menos de 20% de sobrecarga.…”

Address-encoded byte order

“…If a system must read or write files with a format that uses a different byte order, then part of the executed instructions must be employed to reorder bytes [11]. Byte reordering also implies a severe penalty in emulators if the endianness of the guest and the host systems differ [12,13]. This penalty can be considerably reduced in architectures that have instructions to reorder the bytes of a register, such as the Intel 486 [14], although the penalty is not completely removed.…”