Η διδακτορική διατριβή εντάσσεται στην ευρύτερη περιοχή της μελέτης, σχεδίασης και υλοποίησης πινάκων επεξεργαστών σε κυκλώματα FPGA. Περιλαμβάνει έντεκα (11) κεφάλαια με την ακόλουθη διάρθρωση ύλης και περιεχομένου.Στο πρώτο κεφάλαιο παρατίθεται μια ιστορική αναδρομή μέσα από την οποία διαφαίνεται η ανακατάταξη των μεθόδων σχεδίασης των ψηφιακών διατάξεων ASIC με την έλευση των FPGA. Επίσης, πραγματοποιείται μια χρονολογική επισκόπηση των αρχιτεκτονικών FPGA και δίδονται κάποιοι βασικοί τομείς εφαρμογών των FPGA.Στο δεύτερο κεφάλαιο περιλαμβάνει μια βιβλιογραφική αναδρομή στην ερευνητική περιοχή της διατριβής.Στο τρίτο κεφάλαιο δίδεται η ροή διαδικασιών που ακολουθείται κατά την τεχνολογική απεικόνιση (Technology Mapping) Κανονικών Επαναληπτικών Αλγόριθμων, RIA, σε ομοιόμορφα k-LUT FPGA. Στο τέταρτο κεφάλαιο παρουσιάστηκε μια μέθοδος προσέγγισης του προβλήματος σχεδίασης συστολικών πινάκων επεξεργαστών και της υλοποίησής τους σε εξαρτήματα FPGA. Ως σημείο αναφοράς, η προτεινόμενη μέθοδος επιδιώκει τον μετασχηματισμό των αλγοριθμικών βρόγχων τύπου for-do οι οποίοι εμφανίζονται σε διάφορες γλώσσες προγραμματισμού (Fortran, C κ.α.), σε γράφους εξάρτησης.Στο πέμπτο κεφάλαιο παρουσιάστηκε ένας νέος αλγόριθμος για τον μετασχηματισμό ενός γράφου εξάρτησης σε ένα γράφο ροής σήματος. Ο αλγόριθμος αυτός αποτελεί την βάση για την σχεδίαση ενός εργαλείου EDA, για τον αυτοματοποιημένο μετασχηματισμό των γράφων εξάρτησης. Στο έκτο κεφάλαιο παρουσιάστηκε ένα νέο format περιγραφής γράφων εξάρτησης, για την διαδραστική επικοινωνία διαφόρων εργαλείων EDA κατά τη διαδικασία σχεδίασης-υλοποίησης συστολικών πινάκων επεξεργαστών σε προγραμματιζόμενα κυκλώματα FPGA. Στο έβδομο κεφάλαιο αξιοποιείται ο προτεινόμενος αλγόριθμος μετασχηματισμού γράφων εξάρτησης του πέμπτου κεφαλαίου, για την υλοποίηση του εργαλείου HEARTS - Heuristics Enhanced Automated Real-Time Systolization, το οποίο μετασχηματίζει κανονικούς αλγόριθμους για εφαρμογές DSP και επεξεργασίας εικόνας, σε συστολικούς πίνακες. Στο όγδοο κεφάλαιο δίδεται η νέα πλατφόρμα για την εμπέδωση αλγόριθμων RIA σε κυκλώματα k-LUT FPGA, η οποία βασίζεται στα λογισμικά SIS-FlowMap-FlowPack-TVpack-VPR. Οι παραγόμενοι συστολικοί πίνακες υλοποιούνται σε εξαρτήματα FPGA, χρησιμοποιώντας την πλατφόρμα που προτείνεται στο συγκεκριμένο κεφάλαιο. Στο ένατο κεφάλαιο πραγματοποιήθηκαν πειράματα, τα αποτελέσματα των οποίων αποδεικνύουν ότι η κατάλληλη επιλογή των διανυσμάτων προβολής και χρονοδιαγράμματος, καθώς επίσης και η διαδικασία βελτιστοποίησης που ακολουθείται, επηρεάζουν σημαντικά την απεικόνιση των συστολικών πινάκων επεξεργαστών στα εξαρτήματα FPGA.Στο δέκατο κεφάλαιο πραγματοποιήθηκε η μελέτη τεχνικών διαμέρισης και η δημιουργία αναλυτικών μοντέλων για την διαμέριση γράφων εξάρτησης που υλοποιούν τον πολλαπλασιασμό πινάκων.Η διατριβή ολοκληρώνεται στο ενδέκατο κεφάλαιο, στο οποίο επιχειρείται μια συνολική αποτίμηση της εργασίας, συγκεντρώνοντας τα βασικά συμπεράσματα της μελέτης και επιπροσθέτως προτείνοντας κάποιες άμεσες μελλοντικές ερευνητικές προεκτάσεις.

This paper analyzes the design automation of embedded Systolic Array Processors (SAPs), into large scale Field Programmable Gate Array (FPGA) devices. SAPs are hardware implementations of a class of iterative, high-level language algorithms, for applications where the high-speed of processing has the principal meaning of a design. Embedding SAPs onto FPGAs is a complex process. The optimization phase in this process reduces the SAP significantly, thus less FPGA area is occupied by the embedded design, without any loss in the final performance. The present paper examines the effect of Projection Vectors (PVs) and Task Scheduling Vectors (TSVs) on the optimization process. Two optimization approaches are examined, namely technology mapping using FlowMap and Flowpack algorithms and optimization via logic synthesis using Xilinx Synthesis Tool. The multiplication of matrices, with entries being up to 32-bit integer vectors, has been taken as a sample space for the experiments conducted. The results, confirm that the selection of PV and TSV greatly affects the number of input/output signal connections of the FPGA, while the selection of an optimization approach affects the final number of logic resources occupied on the targeted device.

The implementation of regular iterative algorithms (RIAs) in important scienti¯c¯elds such as image processing, computer arithmetic, cryptography and their implementation in processor arrays architectures, has been extensively studied over the last three decades. Numerous design methodologies and tools have been proposed, mostly targeting custom very large scale integration (VLSI) chips. The advent of¯eld-programmable gate arrays (FPGAs) has attracted many researchers to incorporate previously acquired knowledge and experience in designing VLSI chips, to this new technology. This paper addresses the issue of the implementation of regular algorithms into FPGAs and presents a novel design tool for the implementation of RIAs, formulated as dependence graphs (DGs), on systolic arrays. Furthermore, a platform scheme for the systolic arrays hardware realization is proposed.