No abstract

No abstract

This study presents an energy efficient and high throughput two-dimensional inverse discrete cosine transform (IDCT) architecture, suitable for high speed and high quality image and video processing applications. The proposed architecture is based on the Arai-Agui-Nakajima IDCT algorithm. The high throughput rate is accomplished through the high degree of pipelining in the multipliers of the architecture. The distribution properties of the input signal, that is, the high percentage of zero coefficients, are exploited in order to lower power consumption. In particular, whenever an all zero column enters the architecture, the corresponding pipeline stages are adjacently deactivated in order to lower switching activity. Furthermore, a novel approach, regarding the transposition structure, is introduced. The all zero columns are not loaded in the transposition memory. Instead, they are encoded through a single bit in a parallel data path, thereby reducing the power consumption of the transposition process by 19%. The proposed architecture, implemented in a 65 nm field programmable gate array, provides a throughput rate of 2.722 Gpixel/s for a power consumption of 0.831 W. The experimental results and the comparison with previous work validate the efficiency and the suitability of the proposed implementation for high speed and high quality video decoding applications.

Αντικείμενο της παρούσας διατριβής είναι η μελέτη και ανάπτυξη αρχιτεκτονικών Αντιστρόφου Διακριτού Μετασχηματισμού Συνημιτόνου (Inverse Discrete Cosine Transform, 8×8 2-D IDCT). Κύριος σκοπός της έρευνας είναι η μελέτη και ανάπτυξη αρχιτεκτονικών για χαμηλή κατανάλωση ισχύος.Συνολικά παρουσιάζονται 11 αρχιτεκτονικές υπολογισμού του IDCT και μία αρχιτεκτονική υπολογισμού του ευθέως μετασχηματισμού (DCT).Οι 8 από τις αρχιτεκτονικές έχουν ως βάση τους έναν ή περισσότερους Συστολικούς Πίνακες Επεξεργαστών. Μάλιστα, οι 2 από τις αρχιτεκτονικές IDCT και η μία αρχιτεκτονική του ευθέως μετασχηματισμού DCT χρησιμοποιούν ασύγχρονα θεμελιώδη υπολογιστικά στοιχεία. Οι υπόλοιπες 5 λύσεις έχουν ως βάση τους τα σύγχρονα θεμελιώδη Υπολογιστικά Στοιχεία. Σε κάθε περίπτωση, η συμμετρία που ενυπάρχει στον πυρήνα του μετασχηματισμού αξιοποιείται, προκειμένου να ελαττωθεί η απαιτούμενη επιφάνεια κυκλώματος, οι απαιτούμενες αριθμητικές πράξεις και να αυξηθεί η ταχύτητα των υπολογισμών. Προκύπτει πως η εκμετάλλευση της συμμετρίας έχει ως αποτέλεσμα την μείωση της κατανάλωσης ενέργειας που απαιτείται για την επεξεργασία συγκεκριμένου όγκου δεδομένων.Οι 3 από τις αρχιτεκτονικές 8×8 2-D IDCT βασίζονται στον αλγόριθμο των Arai-Agui-Nakajima. Στη μία από αυτές η ρυθμαπόδοση αυξάνεται μέσω της τεχνικής της διοχέτευσης. Η κατανάλωση ισχύος μειώνεται μέσω της σταδιακής απενεργοποίησης τμημάτων του κυ-κλώματος, βάσει του πλήθους των μηδενικών τιμών του σήματος εισόδου. Οι δύο υπόλοιπες αρχιτεκτονικές χρησιμοποιούν την Αλγεβρικά Ακέραιη Κωδικοποίηση προκειμένου να αποφευχθούν οι πολλαπλασιασμοί στον πυρήνα του μετασχηματισμού.Η «ενδέκατη» αρχιτεκτονική 8×8 2-D IDCT βασίζεται στη μεγάλη πιθανότητα ύπαρξης μηδενικών συντελεστών DCT και αξιοποιεί τη συμμετρία που ενυπάρχει στις μήτρες βάσης του μετασχηματισμού. Ο χρόνος ανακατασκευής είναι μεταβλητός κι εξαρτάται από το πλήθος των μη μηδενικών συντελεστών. Η συγκεκριμένη αρχιτεκτονική έχει το μικρότερο πλήθος πολλαπλασιασμών ανά μη μηδενικό συντελεστή που έχει αναφερθεί στη βιβλιογραφία.Όσον αφορά στην κατανάλωση ισχύος, παρουσιάζεται ένας αλγόριθμος για την κατα-μέτρηση των ενεργοβόρων εναλλαγών κατάστασης στους κόμβους των κυκλωμάτων CMOS. Με βάση τον αλγόριθμο αυτό, μελετάται η κατανομή της δυναμικής κατανάλωσης ισχύος για δύο διαφορετικές αρχιτεκτονικές υπολογισμού του IDCT (Lee και Chen) και για δύο συστή-ματα αριθμητικής αναπαράστασης (συμπλήρωμα του 2 και πρόσημο-μέτρο). Τα αποτελέ-σματα παρουσιάζονται σε διάφορα επίπεδα παρατήρησης ξεκινώντας από το επίπεδο του συνολικού συστήματος και καταλήγοντας μέχρι και το επίπεδο RTL (Register Transfer Le-vel), που στη συγκεκριμένη διατριβή αντιστοιχεί στον πλήρη αθροιστή. Τέλος, έχοντας ως σκοπό την εξοικονόμηση ισχύος, προτείνεται μια αρχιτεκτονική όπου στους πολλαπλασια-στές οι τελεστέοι αναπαρίστανται στη μορφή πρόσημο-μέτρο, ενώ στους αθροιστές κι αφαι-ρέτες οι τελεστέοι είναι στη μορφή του συμπληρώματος του 2.