0.25 μm fully depleted SOI MOSFETs for RF mixed analog-digital circuits, including a comparison with partially depleted devices with relation to high frequency noise parameters

Vanmackelberg, M.; Raynaud, C.; Faynot, O.; Pelloie, J.L.; Tabone, C.; Grouillet, A.; Martín, F.; Dambrine, G.; Picheta, L.; Mackowiak, E.; Llinares, P.; Sevenhans, J.; Compagne, E.; Fletcher, G. D.; Flandre, Denis; Dessard, Vincent; Vanhoenacker, D.; Raskin, Jean‐Pierre

doi:10.1016/s0038-1101(01)00120-4

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“…When including a dVTH = ± 3crYTH variation around the nominal VTH value in FD SOl, a difference of about 20 % is obtained for the delay between the best case and the worst case for both design styles (Table 8), which is indeed larger than the 10 % we obtained in bulk. By a better control of the uniformity of the silicon film thickness and related fabrication steps, this effect can be reduced as shown in [6]. Moreover, FD SOl cells do not show additional delay variations due to the floating-body effects as in PD SOl and remain much faster than bulk cells, even in the worst case.…”

Section: Fully-depleted Sol 025 /Lmmentioning

confidence: 99%

Design of a Branch-Based Carry-Select Adder IP Portable in 0.25 µm Bulk and Silicon-On-Insulator CMOS Technologies

Nève

Flandre

2002

IFIP Advances in Information and Communication Technology

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Abstract:By reducing the parasitic node capacitances, the Branch-Based Logic design style can increase the performances of digital circuits. In order to benefit from the full potential of the design style and to be able to port it to different technologies, it is important to take into account the specific features of each technology. We investigate the case of three advanced 0.25 /Lm CMOS technologies: bulk, Partially-Depleted SOl and Fully-Depleted SOL The design of a 16-bit carry-select Branch-Based adder IP is discussed. The Branch-Based adder shows lower power consumption compared to an implementation with conventional CMOS logic gates.Key words: Digital design, SOl Technology, Low Voltage Low Power design INTRODUCTIONAs the integration density and operating frequencies of digital IP's steadily rise, the dynamic power dissipation becomes a serious concern. Most of the usual techniques used to decrease the power consumption of logic cells imply major disadvantages. Decreasing the supply voltage V dd leads to higher delays or requires a lower threshold voltage VTH in order to maintain the speed performances. This in tum increases the off-state leakage currents [off through the devices, and thus leads to higher static power dissipation. Decreasing the operating frequency of the IP core is not a good solution if high-speed performance goals must be achieved. There is a need for low-power techniques that do not result in excessive speed degradation.

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Section: Fully-depleted Sol 025 /Lmmentioning

confidence: 99%

Design of a Branch-Based Carry-Select Adder IP Portable in 0.25 µm Bulk and Silicon-On-Insulator CMOS Technologies

Nève

Flandre

2002

IFIP Advances in Information and Communication Technology

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“…Los dispositivos FDSOI analizados han sido fabricados en el LETI de Grenoble, Francia. A continuación vamos a mencionar algunos detalles acerca del proceso de fabricación [Vanmackelberg et al 2002]. Como indicamos anteriormente, el material de partida son obleas UNIBOND  , en este caso con diámetro de 200 mm y un espesor del óxido enterrado de 0.4 µm.…”

Section: Vi2 A) Fabricación De Los Dispositivosunclassified

“…Los parámetros dinámicos y de ruido que mostraremos en este capítulo fueron obtenidos empleando un analizador de redes HP8510, un sistema de medidas de ruido HP8971 y sondas para microondas Cascad con contacto de Tungsteno [Vanmackelberg et al 2002]. Con el objetivo de minimizar la influencia del ruido del receptor en las medidas de ruido, se emplearon aislantes de alta calidad.…”

Section: B) Procedimiento De Medida Y Extracción De Parámetrosunclassified

“…Los dispositivos FDSOI estudiados han demostrado poseer unas excelentes propiedades en comparación con dispositivos bulk y PDSOI comparables en términos de ganancia, comportamiento frente a la frecuencia, ruido, etc. [Vanmackelberg et al 2002]. En la Figura VI.8 mostramos los resultados experimentales que se obtuvieron para NF min y G ass a 2 GHz con un proceso FDSOI MOSFET de 0.25 µm en comparación con otros resultados publicados en la literatura.…”

Section: B) Procedimiento De Medida Y Extracción De Parámetrosunclassified

“…Esta última condición permite que sean necesarios únicamente dos parámetros para describir el fenómeno del ruido, lo cual es altamente conveniente por ejemplo en el caso de la implantación del modelo en simuladores SPICE. Su idoneidad para su consideración en el estudio de transistores MOSFET es aún sujeto de discusión, ya que a pesar de que ha sido empleado de manera satisfactoria para el análisis de estos dispositivos [Vanmackelberg et al 2002], de acuerdo con [Goo 2001], la condición de correlación nula exigida por este modelo no se cumplen en el caso de transistores MOSFET. Por tanto, su validez para un estudio pormenorizado y completo del fenómeno del ruido en este tipo de dispositivos aún es sujeto de controversia.…”

Section: A2 3 A) Modelo De Van Der Ziel [Van Der Ziel 1986]unclassified

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Análisis de los Fenómenos de Transporte y Ruido Electrónico en Transistores MOSFET y SOI Submicrométricos

Estévez¹

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Objetivos y estructura de la tesis v de Silicio es un parámetro importante por lo que hemos considerado en las simulaciones dos posibles valores para este parámetro, 30 nm y 50 nm, lo que nos permitirá además evaluar su influencia. De nuevo, el estudio será efectuado de manera completa, desde las magnitudes internas hasta los parámetros de ruido.4 En el Capítulo VI nos centraremos en el análisis de dispositivos FDSOI MOSFET fabricados. Además de comentar los principales detalles del proceso de fabricación y del procedimiento experimental de extracción de parámetros, llevaremos a cabo la comparación de los resultados de nuestra simulación MC2D con las medidas obtenidas en laboratorio. Tal comparación nos permitirá por una parte, evaluar la capacidad de nuestro simulador para reproducir los resultados experimentales medidos en laboratorio para los dispositivos reales, y por otra parte, encontrar el origen físico del comportamiento de los mismos. Por último trataremos de dar algunas indicaciones acerca de cómo sería posible mejorar las principales figuras de mérito de estos dispositivos.4 Como complemento, hemos añadido dos apéndices. En el primero mostraremos los principales parámetros físicos considerados en nuestra simulación, así como resultados obtenidos para la simulación de material Silicio, que confirman a un nivel inicial la validez del modelo empleado. En el segundo apéndice, comentaremos algunos aspectos de interés relacionados con el origen del ruido y los modelos compactos para el estudio del ruido propios de los transistores MOSFET.Esperamos que esta Memoria resulte agradable e interesante para el lector, y que en la medida de lo posible hayamos cumplido los objetivos de rigor científico, claridad y amenidad a los que intentamos ajustarnos desde un principio. Índice viii II. 4. Caracterización de pequeña señal 33 II. 4. a) Parámetros Admitancia 33 II. 4. b) Circuito equivalente de pequeña señal 34 II. 5. Caracterización de ruido 37 II. 5. a) Magnitudes básicas en el estudio del ruido 38 II. 5. b) Parámetros de ruido. Análisis de ruido en un dispositivo de 3 terminales 39 II. 5. c) Parámetros α, β y C 40 II. 5. d) Figura mínima de ruido. Resistencia de ruido. Ganancia asociada 41 III. El transistor MOSFET: análisis cuantitativo 45 III. 1. El porqué del Silicio 46 III.2. La estructura MOS 48 III.3. El transistor MOSFET 58 III. 3. a) Funcionamiento básico del transistor MOSFET 58 III. 3. b) Modelos analíticos del MOSFET para análisis DC 62 1. Modelo lineal 62 2. Modelo cuadrático 63 3. Modelo de carga en volumen 64 4. Cálculo de capacidades. Modelo de Meyer 66 III. 3. c) Simulación Monte Carlo de un transistor MOSFET 67 1. Característica I-V 69 2. Concentración de portadores 71 3. Campo eléctrico. Potencial 72 4. Energía y velocidad 75 IV.2. Efectos reales en el transistor MOSFET 129 IV. 2. a) Cargas en el óxido 130 IV. 2. b) Polarización del substrato 132 IV. 2. c) Reducción de la movilidad efectiva 132 IV. 2. d) Control del voltaje umbral 133 IV. 2. e) Dependencia con la temperatura 134 IV. 2. f) Conduc...

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Soi Technology

Flandre¹

2004

Smart Adaptive Systems on Silicon

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0.25 μm fully depleted SOI MOSFETs for RF mixed analog-digital circuits, including a comparison with partially depleted devices with relation to high frequency noise parameters

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