A 3GHz VCO suitable for MIPI M-PHY serial interface

Demartinos, Andreas Christos; Tsimpos, Andreas; Vlassis, S.; Sgourenas, S.; Souliotis, George

doi:10.1109/dtis.2015.7127353

Cited by 14 publications

(7 citation statements)

References 17 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…However, narrow tuning range and high chip area due to the spiral inductor are drawbacks of the LC‐VCO. Therefore RO is a good choice, since it possesses wider tuning range and smaller die area [16]. On the other hand, owing to the ease of integration and compatibility with the digital CMOS process, ROs are extensively demanded in recent years [17].…”

Section: Proposed Non‐redundant Delay Cellmentioning

confidence: 99%

Fault‐tolerant delay cell for ring oscillator application in 65 nm CMOS technology

Salem

Zandevakili

Mahani

et al. 2018

IET Circuits, Devices & Systems

View full text Add to dashboard Cite

A novel fault tolerant delay cell for ring oscillator (RO) is proposed. As RO is one of the crucial blocks in phased locked loop, delayed locked loo and clock data recovery, it should be tolerated against single event transient (SET) and stuck at faults for harsh environment. Their proposed hybrid fault tolerant topology is combination of triple and quad transistors redundancy, which is applied to the delay cell structure based on the sensitivity role of each transistor. The simulation results with Cadence software show that the proposed fault-tolerant delay cell dissipates 34.34 µW power, while it occupies 127.2 µm 2 chip area. The proposed topology not only has lower power dissipation in comparison with existing fault tolerant delay cells but also is more reliable against stuck at single and multiple faults and also SETs. By using the proposed reliable delay cell in the RO, the achieved power dissipation and phase noise are about 249 µW and −96 dBc/Hz, respectively, while higher reliability is achieved in comparison with non-redundant RO s.

show abstract

Section: Proposed Non‐redundant Delay Cellmentioning

confidence: 99%

Fault‐tolerant delay cell for ring oscillator application in 65 nm CMOS technology

Salem

Zandevakili

Mahani

et al. 2018

IET Circuits, Devices & Systems

View full text Add to dashboard Cite

show abstract

“…The wide tuning range DRO implemented with delay cell in Yoo et al offers the good phase noise performance; however, the high power consumption and large chip area have become critical drawbacks in this DRO. The DRO in Demartinos et al exhibits wide frequency range, but on the other hand, it consumes more power.…”

Section: Introductionmentioning

confidence: 99%

Design and analysis of differential ring voltage controlled oscillator for wide tuning range and low power applications

Аскари

Saneei

2018

Circuit Theory & Apps

View full text Add to dashboard Cite

Summary Voltage‐controlled oscillator (VCO) is the most basic component required for all wireless and communication systems. In this article, a four‐stage differential ring VCO with two control voltages for wide tuning range is proposed. This VCO uses the dual‐delay loop technique for high operation frequency. Also, a low‐VT NMOS transistor is used in series with pull down network of the proposed VCO delay cell to achieve low frequencies. Prelayout simulation of the proposed VCO is performed in 65‐nm TSMC CMOS technology in Cadence software under 1.2‐V supply voltage. The tuning range of the proposed VCO varies from 1 MHz to 13.8 GHz and has been improved by 19.77% compared to other works. The power consumption of this low power VCO is between 29.3 μW to 1.715 mW. The phase noise of the proposed circuit is −82.3 dBc/Hz at 1 MHz offset frequency and −106.9 dBc/Hz at 10 MHz offset frequency from 5.161 GHz center frequency, while its area is 102.457 μm2. This design demonstrates other benefits in low power consumption and area compared with other ring oscillators.

show abstract

“…The top-level system comprises a voltagecontrolled ring oscillator which is the necessary MPVCO operating in the frequency of 0.624GHz [26]. The MPVCO contains 4 identical differential delay elements and produces 8 equitant clock phases from 0 o to 360 o with 45 o phase difference [135]. However only the voltage (135 o ) and V(180 o ) are required in the frequency multiplication process and employed by the programmable PI [26].…”

Section: Proposed Frequency Multiplier Architecturementioning

confidence: 99%

“…According to Table 7-2, the required intermediate phases are always between 0 and 180 o , which explains the reason of employing only the 5 of the 8 at total MPVCO output phases [26], [135], [136]. Also, as shown in Figure 7.1, two PI-Units are used to process the same phases, e.g.…”

Section: Operation Principlementioning

confidence: 99%

See 1 more Smart Citation

Multi-data rate receiver for high-speed serial interfaces

Tsimpos¹

View full text Add to dashboard Cite

Η ραγδαία εξέλιξη της τεχνολογίας ολοκλήρωσης σε συνδυασμό με την ανάπτυξη βελτιωμένων κεντρικών μονάδων επεξεργασίας, έχουν επιφέρει τα τελευταία χρόνια σημαντική βελτίωση της επεξεργαστικής ισχύος των ηλεκτρονικών συστημάτων. Παρ’ όλα αυτά, η αύξηση της συνολικής απόδοσης ενός υπολογιστικού συστήματος, πέραν της βελτιωμένης επεξεργαστικής ισχύος, προϋποθέτει επίσης την αύξηση της ταχύτητας μεταφοράς δεδομένων μεταξύ των ολοκληρωμένων κυκλωμάτων από τα οποία αποτελείται. Η φυσική διασύνδεση - μεταφορά δεδομένων, μεταξύ των ολοκληρωμένων κυκλωμάτων που ενσωματώνονται στη μητρική πλακέτα μιας σύγχρονης ηλεκτρονικής συσκευής, πραγματοποιείται χρησιμοποιώντας πομποδέκτες σειριακής μετάδοσης δεδομένων οι οποίοι αναφέρονται στην βιβλιογραφία ως σειριακές διεπαφές υψηλών ταχυτήτων. Οι παραπάνω διασυνδέσεις πέραν του υψηλού ρυθμού μετάδοσης δεδομένων, απαιτούν επίσης μεγάλο συχνοτικό εύρος λειτουργίας, μικρό αριθμό ακροδεκτών εισόδου εξόδου, καθώς και χαμηλή κατανάλωση ενέργειας. Το αντικείμενο της παρούσας διδακτορικής διατριβής αφορά την σχεδίαση ενός δέκτης σειριακής μετάδοσης δεδομένων υψηλών ταχυτήτων, ο οποίος προορίζεται για σύγχρονες φορητές ηλεκτρονικές συσκευές (έξυπνα κινητά τηλέφωνα, φορητούς υπολογιστές), καθώς επίσης την ανάπτυξη καινοτόμων τεχνικών σχεδίασης και κυκλωματικών τοπολογιών, οι οποίες κατά την υιοθέτηση τους μπορούν να συνεισφέρουν στη βελτίωσης της απόδοσης ορισμένων εκ των κρισιμότερων υποσυστημάτων από τα οποία αποτελείται το σύστημα ενός δέκτη. Αρχικά μελετώνται και αναλύονται οι πηγές και οι τύποι θορύβου χρονισμού (Jitter) που συναντώνται στα συστήματα σειριακής μετάδοσης δεδομένων. Προτείνεται μια μέθοδος μοντελοποίησης αυτών, η οποία βασίζεται στη γλώσσα περιγραφής υλικού Verilog-AMS και σχεδιάζεται μια γεννήτρια θορύβου, ικανή να παράγει τυχαία σήματα δεδομένων διαστρεβλωμένα από θόρυβο χρονισμού. Τα σήματα αυτά είναι κατάλληλα για την αξιολόγιση της απόδοσης μέσω εξομοιώσεων οποιουδήποτε δεκτή σειριακής μετάδοσης δεδομένων, ενώ η προτεινόμενη γεννήτρια θορύβου μπορεί εύκολα να παραμετροποιηθεί ώστε να είναι σύμφωνη με τις προδιάγραφες που ορίζει το εκάστοτε πρωτόκολλο επικοινωνίας. Στη συνέχεια εξετάζονται τεχνικές απόρριψης θορύβου, ο οποίος προκύπτει ως αποτέλεσμα του περιορισμένου εύρους ζώνης των καναλιών μετάδοσης δεδομένων, καθώς επίσης προτείνεται και σχεδιάζεται ένας ισοσταθμιστής απωλειών καναλιού συνεχούς χρόνου. Ο προτεινόμενος ισοσταθμιστής, εκμεταλλευόμενος την σημαντική μεταβολή του εύρους ζώνης που μπορεί να επιτευχθεί μέσω κατάλληλης αναπροσαρμογής των χαρακτηριστικών πόλωσης των κυκλωμάτων από τα οποία δομείται, καθιστά δυνατή την λειτουργία του σε ένα μεγάλο εύρος συχνοτήτων. Παράλληλα είναι ικανός προσφέρει βελτιστοποιημένη κατανάλωση ισχύος αναλόγως με την συχνότητα λειτουργίας.Έπειτα, η μελέτη εστιάζει σε τεχνικές παραγωγής ρολογιού πολλαπλών φάσεων. Η παραγωγή πολλαπλών φάσεων ρολογιού αποτελεί μια εκ των σημαντικότερων διεργασιών, την οποία θα πρέπει να είναι ικανό να πραγματοποιεί, ένα σύστημα χρονισμού που ενσωματώνεται στο πομπό ή το δέκτη ενός συγχρόνου συστήματος σειριακής μετάδοσης δεδομένων. Προτείνονται δυο νέες τοπολογίες παρεμβολέων φάσεων που προσφέρουν υψηλή ακρίβεια, μεγάλο συχνοτικό εύρος λειτουργίας, χαμηλή κατανάλωση ισχύος καθώς και τη δυνατότητα εύκολης επέκτασης της ευκρίνειας των παραγόμενων φάσεων μέσω απλών αναπροσαρμογών της τοπολογίας τους. Η ικανότητα των προτεινόμενων κυκλωμάτων να χρησιμοποιηθούν σε πραγματικές εφαρμογές προσφέροντας βελτιωμένες επιδόσεις συγκρινόμενες με ήδη υπάρχουσες τοπολογίες στη βιβλιογραφία, επιδεικνύεται μέσω της σχεδίασης ενός βρόγχου ανάκτησης ρολογιού και δεδομένων. Τέλος, προτείνεται ένας πολλαπλασιαστής συχνότητας ρολογιού της τάξεως των GHz, ο οποίος βασιζόμενος στην τεχνική παραγωγής και πολυπλεξίας πολλαπλών φάσεων, είναι ικανός να πραγματοποιήσει πολλαπλασιασμούς συχνότητας με ακέραιο πολλαπλασιαστικό βήμα. Βασιζόμενο στην ίδια αρχή λειτουργίας το προτεινόμενο κύκλωμα μπορεί να πραγματοποιήσει, πέραν από ακέραιους, κλασματικούς πολλαπλασιασμούς, με απλή αναπροσαρμογή του κυκλώματος παρεμβολέα φάσεων. Το σύνολο των κυκλωμάτων που προτείνονται στα πλαίσια της παρούσας διδακτορικής διατριβής, έχουν σχεδιαστεί με βάση τις προδιάγραφες που ορίζει το M-PHY Standard, το οποίο είναι ένα από τα πιο σύγχρονα πρωτόκολλα σειριακής μετάδοσης δεδομένων για φορητές συσκευές.

show abstract

A 3GHz VCO suitable for MIPI M-PHY serial interface

Cited by 14 publications

References 17 publications

Fault‐tolerant delay cell for ring oscillator application in 65 nm CMOS technology

Fault‐tolerant delay cell for ring oscillator application in 65 nm CMOS technology

Design and analysis of differential ring voltage controlled oscillator for wide tuning range and low power applications

Multi-data rate receiver for high-speed serial interfaces

Contact Info

Product

Resources

About