A fast untestability proof for SAT-based ATPG

Tille, Daniel; Drechsler, Rolf

doi:10.1109/ddecs.2009.5012096

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“…In [19] a preprocessing method for accelerating SAT-based ATPGs by eliminating untestable faults is presented. The method takes into account the stuck-at fault model and it addresses only easy-to-classify untestable faults.…”

Section: Related Workmentioning

confidence: 99%

SEU-X: A SEu un-excitability prover for SRAM-FPGAs

Bernardeschi

Cassano

Domenici

2012

2012 IEEE 18th International on-Line Testing Symposium (IOLTS)

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We propose an un-excitability prover for Single Event Upset (SEU) faults affecting the configuration memory of logic resources of SRAM-FPGA systems. In particular, we focus on the subset of untestable faults that cannot even be excited, with the aim of optimizing the generation of test patterns, in particular for in-service testing. SEUs in configuration bits of the logic resources actually used by the system are addressed. This makes our fault model much more accurate than the classical stuck-at fault model. The tool relies on the SAL specification language for the modeling of netlists, and on the SAL model checker for the proof of the un-excitability of faults. Results from the application of the tool to some circuits from the ISCAS and ITC benchmarks are reported.

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Section: Related Workmentioning

confidence: 99%

SEU-X: A SEu un-excitability prover for SRAM-FPGAs

Bernardeschi

Cassano

Domenici

2012

2012 IEEE 18th International on-Line Testing Symposium (IOLTS)

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“…Like what we have previously discussed about test pattern generation, also for the untestability analysis problem it is true that while the stuck-at fault model could be considered when hardware defects in the FPGA device are addressed, this fault model is not accurate when SEUs in the configuration memory of an FPGA-based system have to be analysed. Works addressing the problem of demonstrating the untestability of stuck-at faults in digital circuits can be found in the literature [153,151,152,182,125], but no one specifically addresses the analysis of the testability of SEUs affecting the configuration memory of FPGA-based systems, apart from the ones presented by the author of the present dissertation in [33,36], where the analysis of the excitability of SEUs is addressed.…”

Section: Contribution Of the Thesismentioning

confidence: 99%

“…In [182] a preprocessing method for accelerating SAT-based ATPGs by eliminating untestable faults is presented. The method takes into account the stuck-at fault model and it addresses only easy-to-classify untestable faults.…”

Section: Related Work: Techniques For Fault Untestability Analysismentioning

confidence: 99%

Analysis and test of the effects of single event upsets affecting the configuration memory of SRAM-based FPGAs

Cassano

2014

2014 International Test Conference

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SommarioI dispositivi FPGA con memoria di configurazione SRAM sono sempre più rilevanti in un grande numero di campi applicativi, dal contesto automobilistico a quello aerospaziale. Questi campi applicativi sono caratterizzati dalla presenza di radiazioni capaci di causare Single Event Upsets (SEUs) in dispositivi digitali. Tali guasti hanno effetti particolarmente dannosi sui sistemi implementati in tecnologia SRAM-based FPGA, in quanto sono in grado non solo di danneggiare temporaneamente il comportamento del sistema, cambiando il contenuto di flip-flop e memorie, ma anche di cambiare permanentemente la funzionalità implementata dal sistema stesso, cambiando il contenuto della memoria di configurazione. Il design di applicazioni safetycritical richiede l'utilizzo, prima possibile durante il flusso di progetto del sistema, di metodologie accurate per la valutazione della sensitività ai SEU del sistema stesso. Inoltre è necessario essere in grado di rilevare l'occorrenza di SEU durante il funzionamento del sistema. A questo scopo è necessario generare test patterns durante il progetto del sistema ed è poi necessario applicare tali test patterns agli input del sistema durante il suo funzionamento.In questa tesi descriviamo il progetto e l'implementazione di strumenti software utili al progettista di applicazioni safety-critical basati su tecnologia SRAM-based FP-GA per la valutazione della sensitività ai SEU del sistema e per la generazione di test pattern utili al rilevamento di SEU nella memoria di configurazione durante la vita del sistema. La caratteristica principale di questi strumenti è l'implementazione di un modello di SEU nei bit di configurazione che controllano le risorse logiche e di routing di un dispositivo FPGA che risulta essere molto più accurato rispetto ai classici modelli stuck-at ed open/short che sono in genere considerati nell'analisi di circuiti digitali. In tal modo gli strumenti proposti risultano essere molto più accurati rispetto a strumenti simili, sia accademici che commerciali, attualmente disponibili per l'analisi dei guasti in dispositivi digitali ma non specificamente sviluppati per dispositivi FPGA.In particolare tre strumenti sono stati progettati ed implementati: (i) ASSESS: Accurate Simulator of SEuS affecting the configuration memory of SRAM-based FPGAs, un simulatore di SEU nella memoria di configurazione di sistemi implementati in tecnologia SRAM-based FPGA, finalizzato a valutare la sensitività del sistema ai SEU prima possibile nel processo di sviluppo del sistema; (ii) UA 2 TPG: Untestability Analyzer and Automatic Test Pattern Generator for SEUs Affecting the Configuration Memory of SRAM-based FPGAs, uno strumento di analisi statica per l'identificazione dei SEU non testabili e per la generazione automatica di test patterns per il rilevamento del 100% dei SEU testabili; e (iii) GABES: Genetic Algorithm Based Environment for SEU Testing in SRAM-FPGAs, un ambiente basato su un algoritmo genetico per la generazione ed ottimizzazione di test patterns per il rilevamento di...

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“…untestability, can often be proven much more easily than satisfiability, i.e. testability [34]. This can be explained as follows.…”

Section: A Sat-based Atpgmentioning

confidence: 99%

Structural heuristics for SAT-based ATPG

Tille

Eggersglüß

et al. 2009

2009 17th IFIP International Conference on Very Large Scale Integration (VLSI-SoC)

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Abstract-Due to ever increasing design sizes more efficient tools for Automatic Test Pattern Generation (ATPG) are needed. The application of the Boolean satisfiability problem (SAT) to ATPG has been shown to be a robust alternative to traditional ATPG techniques. A major challenge of research in the field of SAT-based ATPG is to obtain a robust algorithm which can solve hard SAT instances reliably without slowing down easy-to-solve SAT instances. This is particular important, since easy-to-solve SAT instances form the majority of an ATPG run. This paper proposes two structural heuristics. The first one uses testability measurements to obtain an improved initial variable order, while the second heuristic prunes many easy-to-test faults by finding easy-to-control paths. Experimental results on large industrial designs confirm that the proposed methodologies result in a significant overall speed-up.

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A fast untestability proof for SAT-based ATPG

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SEU-X: A SEu un-excitability prover for SRAM-FPGAs

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Analysis and test of the effects of single event upsets affecting the configuration memory of SRAM-based FPGAs

Structural heuristics for SAT-based ATPG

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