A seventh-generation x86 microprocessor

Abstract-This paper compares the delay and area of a comprehensive set of processor building block circuits when implemented on custom CMOS and FPGA substrates, then uses these results to show how soft processor microarchitectures should be different from those of hard processors. We find that the ratios of the custom CMOS versus FPGA area for different building blocks varies considerably more than the speed ratios, thus, area ratios have more impact on microarchitecture choices. Complete processor cores on an FPGA use 17-27× more area ("area ratio") than the same design implemented in custom CMOS. Building blocks with dedicated hardware support on FPGAs such as SRAMs, adders, and multipliers are particularly area-efficient (2-7×), while multiplexers and content-addressable memories (CAM) are particularly area-inefficient (>100×). Applying these results, we find out-of-order soft processors should use physical register file organizations to minimize CAM size.

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“…11(b) [61]). Like the P6, register values are stored in three places: ROB, register file, and reservation stations.…”

Section: F Out-of-order Microarchitecturementioning

confidence: 99%

Quantifying the Gap Between FPGA and Custom CMOS to Aid Microarchitectural Design

Wong

Betz

Rose

2014

IEEE Trans. VLSI Syst.

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“…Para introduzir técnicas como execução super-escalar e fora de ordem, sem incrementar demasiadamente a complexidade do projeto do processador, os fabricantes de processadores x86, Intel e AMD, optaram por traduzir dinamicamente as instruções complexas (x86) para instruções simples de forma que o núcleo do processador seja uma arquitetura RISC. Basicamente, para cada instrução carregada da memória, os processadores da linha Pentium [62,105], fabricados pela Intel, e das linhas K5 [33], K6 [117], K7 [52], K8 [77], pertencentes à AMD, convertem a instrução x86 em uma ou mais instruções simples, chamadas de uOps e ROps nos processadores da Intel e da AMD, respectivamente. Por exemplo, o decodificador de instruções da microarquitetura P6 (Pentium Pro, II e III) é implementado com lógica aleatória e converte uma instrução x86 em até quatro uOps.…”

Section: Capítulo 1 Introdução 11 Microprogramaçãounclassified