Design of High-Speed Adders for Efficient Digital Design Blocks

Yagain, Deepa; A, Vijaya Krishna; Baliga, Akansha

doi:10.5402/2012/253742

Cited by 13 publications

(9 citation statements)

References 11 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…KSA is a parallel prefix form of carry look-ahead adder. It generates the carry signals in O(log 2 N) time, and is thus widely considered as the fastest adder design possible [11].…”

Section: Vedic Multipliermentioning

confidence: 99%

ASIC realization and performance evaluation of scalable microprogrammed FIR filters using Wallace tree and Vedic multipliers

Aljuffri

Alnahdi

Hemaid

et al. 2015

2015 IEEE 15th International Conference on Environment and Electrical Engineering (EEEIC)

View full text Add to dashboard Cite

Finite impulse response (FIR) filter is widely used in digital signal processing (DSP) and communication systems. Multiplication is an essential and complex building block used in the realization of FIR filters. In this paper, Wallace tree and Vedic multipliers are used for efficient realization of sequential and parallel scalable microprogrammed FIR filter architectures. The designs are coded in Verilog hardware description language and realized using LFoundry 150nm standard-cell based technology. ASIC realization results are presented and analyzed in order to evaluate the performance of both FIR filters.

show abstract

“…KSA is a parallel prefix form of carry look-ahead adder. It generates the carry signals in O(log 2 N) time, and is thus widely considered as the fastest adder design possible [11].…”

Section: Vedic Multipliermentioning

confidence: 99%

ASIC realization and performance evaluation of scalable microprogrammed FIR filters using Wallace tree and Vedic multipliers

Aljuffri

Alnahdi

Hemaid

et al. 2015

2015 IEEE 15th International Conference on Environment and Electrical Engineering (EEEIC)

View full text Add to dashboard Cite

show abstract

“…The parallel prefix structures are used in high‐performance applications because the time delay is logarithmically proportional to the adder bit‐size. Parallel prefix adders offer a highly efficient solution to the addition operation and are well suited for ASIC implementations . These adders consist of three stages: generate/propagate computations , prefix , and final summation .…”

Section: Proposed Hardware Structures Of the Simon And Speck Block CImentioning

confidence: 99%

“…Therefore, here, we use this adder for implementing the modular adder in the SPECK block cipher. In Yagain et al, the authors presented the design and comparison of high‐speed, parallel prefix adders such as Kogge‐Stone, Brent‐Kung, Sklansky, and Kogge‐Stone Ling adders. The implementation and comparison are performed using both CMOS logic and transmission gate logic.…”

Section: Proposed Hardware Structures Of the Simon And Speck Block CImentioning

confidence: 99%

High‐throughput and flexible ASIC implementations of SIMON and SPECK lightweight block ciphers

Rashidi

2019

Circuit Theory & Apps

View full text Add to dashboard Cite

In this paper, high-throughput and flexible hardware implementations of the SIMON and SPECK lightweight block ciphers are presented. The most complex block in the SPECK algorithm is addition modulo 2 n , where n is word size (half of the input data). In the proposed structure of modular adder, we used the Sklansky adder, which is an efficient parallel prefix adder with low critical path delay and suitable hardware resources. In the SIMON block cipher, to reduce critical path delay, we use a tree structure for implementation of XOR operations.In addition, we proposed flexible structures that can perform various configurations of the SIMON and SPECK ciphers to support variable key sizes (128, 144, 192, and 256 bits) and block sizes (64, 96, and 128 bits). Therefore, the flexible architectures provide versatile implementations with adaptive security level and the ability of encryption of longer messages based on variable key size and variable block size. Implementation results of the proposed structures in 180 nm CMOS technology for different key and block sizes are achieved. The results show that the proposed structures have better critical path delay compared with other's related works. KEYWORDS ASIC, high throughput, lightweight, SIMON block cipher, SPECK block cipher INTRODUCTIONLightweight cryptography has been an important area of cryptographic research in recent years. Different lightweight block ciphers with various design strategies have been presented. 1-3 The advanced encryption standard (AES) is one of the most important and applicable block ciphers in hardware and software. 4 For low-resource devices, the AES is a too expensive block cipher. Therefore, many lightweight block ciphers have been proposed to reduce the costs of hardware consumption than that of AES. Lightweight block cipher algorithms play an important role in the security for resource-constrained devices, such as radio frequency identification (RFID) tags, smart cards, and wireless sensor network (WSN) nodes. SIMON and SPECK 5,6 are lightweight block cipher families with 32 to 128 bits block size and 64 to 256 bits key length, which are suitable for lightweight hardware implementation such as embedded CPUs that are used in the low-area cryptographic application systems. These block ciphers were developed by the National Security Agency (NSA) 5,6 to provide flexibility and security in lightweight applications. These ciphers have been submitted to the International Organization for Standardization (ISO) for inclusion in the ISO 29192-2 standard. The number of rounds in SIMON cipher ranges from 32 rounds to 72 rounds. This cipher has a simple structure based on bit-wise XOR, bit-wise AND, and rotation operations. Also, variants of SPECK block cipher exist for different parameters of key size, block size, 1254

show abstract

“…In [12], the development and comparison of high-speed supplementary elements of the prefix, such as Kogge-Stone, Brent-Kung, Sklansky and Ling, are presented. It is revealed that the structure of Kogge-Stone-Ling is more effective than other prefix structures.…”

Section: Research Of Existing Solutions Of the Problemmentioning

confidence: 99%

Optimization of the acyclic adders of binary codes

Solomko

2018

TAPR

View full text Add to dashboard Cite

Об'єктом дослідження є префіксна модель обчислення сигналів суми і перенесення у схемі паралельного суматора з паралельним способом перенесення. Одним з найбільш проблемних місць префіксної моделі є процес вироблення сигналів суми і перенесення, у якому початок обчислення префікса передбачено з першого розряду схеми. Це приводить, у підсумку, до надлишкового нагромадження і ускладнення апаратної частини пристрою. У ході дослідження використовувалась математична модель обчислення сигналів суми і перенесення у схемі паралельного суматора, що ґрунтується на властивостях направленого ациклічного графа з двома типовими операціями. Отримано зменшення складності логічної структури суматора бінарних кодів, зменшення глибини схеми та зменшення загальної протяжності з'єднувальних проводів. Це пов'язано з тим, що запропонований метод обчислення сигналів суми і перенесення має ряд особливостей синтезу схеми пристрою, зокрема застосування математичної моделі, що ґрунтується на властивостях ациклічного графа, розраховано на:-процес послідовного (для молодших розрядів схеми пристрою) і паралельного обчислення сигналів суми і перенесення, що, у підсумку, дає зменшення складності апаратної частини пристрою та не збільшує глибину схеми;-співставлення числа обчислювальних кроків орієнтованого ациклічного графа з числом перенесень одиниці до старшого розряду у схемі суматора, що дозволяє встановлювати оптимальне число обчислювальних кроків для структури пристрою. Завдяки цьому забезпечується можливість отримання оптимальних значень показників складності структури та глибини схеми суматора. Зв'язок між числом обчислювальних кроків орієнтованого ациклічного графа і числом перенесень у схемі паралельного суматора з паралельним способом перенесення вказує на доцільність співставлення структури суматора з відповідним орієнтованим ациклічним графом. У порівнянні з аналогічними відомими структурами 8-bit префіксних суматорів це забезпечує збільшення показника якості 8-bit ациклічних суматорів, наприклад, за енергоспоживанням, площею чіпа, у залежності від обраної структури, на 10-40 %.

show abstract

Design of High-Speed Adders for Efficient Digital Design Blocks

Cited by 13 publications

References 11 publications

ASIC realization and performance evaluation of scalable microprogrammed FIR filters using Wallace tree and Vedic multipliers

ASIC realization and performance evaluation of scalable microprogrammed FIR filters using Wallace tree and Vedic multipliers

High‐throughput and flexible ASIC implementations of SIMON and SPECK lightweight block ciphers

Optimization of the acyclic adders of binary codes

Contact Info

Product

Resources

About