Effects of low gate bias annealing in NBT stressed p-channel power VDMOSFETs

Модель термополевой нестабильности p-МОП-транзисторов при отрицательном смещении затвора

“…На рис. 2, 3 показаны экспериментальные зависимости Q it и Q 0t от времени ОТПН из работы [25] [28], 1 ′ -4 ′ -расчет при значениях: C 0 H0 = 6.5 · 10 13 см −3 , N t0 = 2.9 · 10 13 см −2 , ND = 3 · 10 15 см −3 , d Si = 1.9 мкм. ловушек электронами из кремниевой подложки.…”

“…Скорость туннельной разрядки определяется в этом случае выражением (20). Расчеты по модели сравнивались с экспериментальными данными, полученными в работе [28], на p-канальных VDMOSFET транзисторах типа IRF9520 c d ox = 100 нм после воздействия напряжения на затворе V G1 = −40 В с последующей выдержкой при напряжениях V G2 = −10, 0 и +10 В при температуре 150 • C. Соответствие расчетов (кривые 1 ′ −4 ′ ) экспериментальным данным (значки 1−4 на рис. 4) достигалось при следующих значениях параметров в выражении (20): α = 1.5 · 10 −2 c −1 , β 0 = 7.9 · 10 6 см −1 , γ = 8 · 10 −7 см/В, что при x 0 ∼ = l T соответствует высоте барьера E T ∼ = 1, 2 эВ.…”

“…Как показано в [2,30], эти процессы не позволяют описать экспериментальные зависимости во всем диапазоне времен релаксации. Кроме того, по обратной реакции (1) можно ожидать релаксацию заряда поверхностных состояний, тогда как в ряде экспериментов [1,2,28] наблюдалась преимущественная релаксация объемного заряда. В настоящей модели процесс релаксации объемного заряда описывается туннельной разрядкой положительно заряженных оксидных ловушек электронами кремниевой подложки.…”

Implications of Negative Bias Temperature Instability in Power MOS Transistors

“…Detailed experiments, with different stress and recovery conditions, have been performed to assess the impact of annealing phase Manić et al, 2009), and here we will only present the results obtained on a set of IRF9520 devices subjected to a sequence of three interchanging NBT stress and bias annealing steps as follows: one week of NBT stressing with three different gate voltages (-35, -40, and -45 V) at T = 150°C was followed by one week of positive gate bias annealing with V G = +10 V also at 150°C, and then the devices were NBT stressed again for one week. As can be seen in Fig.…”

“…Degradation of power MOSFETs under various stresses (irradiation, high field, and hot carriers) has been subject of extensive research (see e.g. and references cited therein), but very few authors seem to have addressed the NBTI in these devices (Demesmaeker et al, 1997;Gamerith & Polzl, 2002;Stojadinović et al, 2005;Danković et al, 2007;, Manić et al, 2009). However, power devices are routinely operated at high current and voltage levels, which lead to both self heating and increased gate oxide fields, and thus favour NBTI.…”