Exploiting Self-Reconfiguration Capability to Improve SRAM-based FPGA Robustness in Space and Avionics Applications

Lanuzza, Marco; Zicari, Paolo; Frustaci, Fabio; Perri, Stefania; Corsonello, Pasquale

doi:10.1145/1857927.1857935

Cited by 14 publications

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“…The EDAC codes are internally pre-computed and stored in each sensitive frame and compared to the corresponding golden reference stored in the EDAC code memory. In [15] the authors proposed a shifted scrubbing technique whenever an error occurs the scrubber starts scrubbing the associated partition where the critical bits in the configuration memory are flipped after they are been detected. The concept explored in this work was that scrubbing does not need to start at the first configuration memory frame since different regions have different concentrations of critical bits, one can find the optimum starting frame that has more upset in the region with high number of critical bits that also minimizes the time to repair, since the work was partitioned based on the sensitivity of the bits representing the mapped design.…”

Section: Literature Reviewmentioning

confidence: 99%

An Improved Frame Level Redundancy Scrubbing Algorithm for SRAM based FPGA

Haruna¹,

Abubilal²,

Salawudeen³

2017

IJCA

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The use of Static Random Access Memory (SRAM) based Field Programmable Gate Array (FPGA) in critical applications has been considered a solution in space and avionics domain due to its flexibility in achieving multiple requirements such as re-programmability and good performance. However, SRAM-based FPGAs are susceptible to radiation induced Single Event Upset (SEU) that affects the functionality of the implemented design. Therefore, an improved Frame Level Redundancy (FLR) algorithm that uses Cyclic Redundancy Check (CRC) as an error detection technique for configuration memory scrubbing, is developed as a solution to mitigate SEU through upset detection and correction. Fault injection was performed on FPGA configuration memory frames on different number of modules to emulate SEU. The improved FLR algorithm was implemented and system level simulation was carried out using MATLAB. The performance of the improved FLR algorithm was compared with that of the existing FLR algorithm using error correction time and energy consumption as metrics. The results of this work showed that the improved FLR algorithm produced 31.6% improvement in error correction time and 61.1% improvement in energy consumption over the existing FLR algorithm.

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Section: Literature Reviewmentioning

confidence: 99%

An Improved Frame Level Redundancy Scrubbing Algorithm for SRAM based FPGA

Haruna¹,

Abubilal²,

Salawudeen³

2017

IJCA

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“…A methodology that allows the detection and correction of multiple bit upsets using a custom-built EDAC core is presented in [Lanuzza et al 2010]. The authors divide a configuration frame into several data segments and interleave the bits of these data segments.…”

Section: Configuration Memorymentioning

confidence: 99%

Mitigation of Radiation Effects in SRAM-Based FPGAs for Space Applications

Siegle

Vladimirova

Ilstad³

et al. 2015

ACM Comput. Surv.

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The use of static random access memory (SRAM)-based field programmable gate arrays (FPGAs) in harsh radiation environments has grown in recent years. These types of programmable devices require special mitigation techniques targeting the configuration memory, the user logic, and the embedded RAM blocks. This article provides a comprehensive survey of the literature published in this rich research field during the past 10 years. Furthermore, it can also serve as a tutorial for space engineers, scientists, and decision makers who need an introduction to this topic.

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“…In the last years SRAM-based FPGAs have increasingly been employed in safetyrelated applications such as railway signaling [40], nuclear power plant I&C [173], radar systems for automotive applications [190], aerospace [99,110], and avionics [116].…”

Section: Motivationmentioning

confidence: 99%

Analysis and test of the effects of single event upsets affecting the configuration memory of SRAM-based FPGAs

Cassano

2014

2014 International Test Conference

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SommarioI dispositivi FPGA con memoria di configurazione SRAM sono sempre più rilevanti in un grande numero di campi applicativi, dal contesto automobilistico a quello aerospaziale. Questi campi applicativi sono caratterizzati dalla presenza di radiazioni capaci di causare Single Event Upsets (SEUs) in dispositivi digitali. Tali guasti hanno effetti particolarmente dannosi sui sistemi implementati in tecnologia SRAM-based FPGA, in quanto sono in grado non solo di danneggiare temporaneamente il comportamento del sistema, cambiando il contenuto di flip-flop e memorie, ma anche di cambiare permanentemente la funzionalità implementata dal sistema stesso, cambiando il contenuto della memoria di configurazione. Il design di applicazioni safetycritical richiede l'utilizzo, prima possibile durante il flusso di progetto del sistema, di metodologie accurate per la valutazione della sensitività ai SEU del sistema stesso. Inoltre è necessario essere in grado di rilevare l'occorrenza di SEU durante il funzionamento del sistema. A questo scopo è necessario generare test patterns durante il progetto del sistema ed è poi necessario applicare tali test patterns agli input del sistema durante il suo funzionamento.In questa tesi descriviamo il progetto e l'implementazione di strumenti software utili al progettista di applicazioni safety-critical basati su tecnologia SRAM-based FP-GA per la valutazione della sensitività ai SEU del sistema e per la generazione di test pattern utili al rilevamento di SEU nella memoria di configurazione durante la vita del sistema. La caratteristica principale di questi strumenti è l'implementazione di un modello di SEU nei bit di configurazione che controllano le risorse logiche e di routing di un dispositivo FPGA che risulta essere molto più accurato rispetto ai classici modelli stuck-at ed open/short che sono in genere considerati nell'analisi di circuiti digitali. In tal modo gli strumenti proposti risultano essere molto più accurati rispetto a strumenti simili, sia accademici che commerciali, attualmente disponibili per l'analisi dei guasti in dispositivi digitali ma non specificamente sviluppati per dispositivi FPGA.In particolare tre strumenti sono stati progettati ed implementati: (i) ASSESS: Accurate Simulator of SEuS affecting the configuration memory of SRAM-based FPGAs, un simulatore di SEU nella memoria di configurazione di sistemi implementati in tecnologia SRAM-based FPGA, finalizzato a valutare la sensitività del sistema ai SEU prima possibile nel processo di sviluppo del sistema; (ii) UA 2 TPG: Untestability Analyzer and Automatic Test Pattern Generator for SEUs Affecting the Configuration Memory of SRAM-based FPGAs, uno strumento di analisi statica per l'identificazione dei SEU non testabili e per la generazione automatica di test patterns per il rilevamento del 100% dei SEU testabili; e (iii) GABES: Genetic Algorithm Based Environment for SEU Testing in SRAM-FPGAs, un ambiente basato su un algoritmo genetico per la generazione ed ottimizzazione di test patterns per il rilevamento di...

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Exploiting Self-Reconfiguration Capability to Improve SRAM-based FPGA Robustness in Space and Avionics Applications

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An Improved Frame Level Redundancy Scrubbing Algorithm for SRAM based FPGA

An Improved Frame Level Redundancy Scrubbing Algorithm for SRAM based FPGA

Mitigation of Radiation Effects in SRAM-Based FPGAs for Space Applications

Analysis and test of the effects of single event upsets affecting the configuration memory of SRAM-based FPGAs

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