Exploiting stochastic delay variability on FPGAs with adaptive partial rerouting

Guan, Zhenyu; Wong, Justin S. J.; Chaudhuri, Sumanta; Constantinides, George A.; Cheung, Peter Y. K.

doi:10.1109/fpt.2013.6718362

Cited by 6 publications

(6 citation statements)

References 12 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…The efficient combination of LUT mapping and placement results in over 10 percent critical path delay improvement according to MonteCarlo experiments. In this direction, a variationaware chip-wise routing method is presented in [29]. On top of VPR router, they enhance the related cost function and timing analysis to include information extracted from variability maps of actual FPGAs.…”

Section: Related Workmentioning

confidence: 99%

In-the-Field Mitigation of Process Variability for Improved FPGA Performance

Maragos

Lentaris²,

Soudris³

2019

IEEE Trans. Comput.

View full text Add to dashboard Cite

The mitigation of process variability becomes paramount as chip fabrication advances deeper into the sub-micron regime. Conservative guard-bands result in considerable performance loss, while most low-level solutions impede dynamic customization at application level. This paper exploits the existing process variability of commercial off-the-shelf FPGAs to improve the operating frequency of a design, in-the-field, at anytime during the lifetime of a chip. We begin by measuring variability in prevalent FPGAs and assessing its impact on the performance of common DSP benchmarks. For the former, we develop a custom sensing network of Ring-Oscillators to generate detailed 2D maps per chip. For the latter, we perform intensive testing and statistical analysis to establish the relation between variability maps and benchmark frequencies. Accordingly, we propose a framework to automatically characterize the user's devices, place the design on the most efficient region, and scale its frequency based on user requirements and functional verification. Experimental results on 20 FPGAs of 28 nm Xilinx technology show up to 13 percent intra-die and 30 percent inter-die variability; with limited cost, our framework provides 10À14.7 percent average gain by exploiting such variability, or up to 56À138 percent by also customizing the guard-band.

show abstract

Section: Related Workmentioning

confidence: 99%

In-the-Field Mitigation of Process Variability for Improved FPGA Performance

Maragos

Lentaris²,

Soudris³

2019

IEEE Trans. Comput.

View full text Add to dashboard Cite

show abstract

“…In Fig. 2, Non Crit T is set to 20% of the 20 paths and therefore the 5 least critical paths (16-20) are released and rerouted [7]. The resultant path delays after partial rerouting is illustrated in Fig.…”

Section: Figmentioning

confidence: 99%

“…1. Second, we can release a proportion of noncritical paths during the variation-aware rerouting phase, thus increasing the available routing resources for time-critical routes [7].…”

Section: Motivation Of Partial Reroutingmentioning

confidence: 99%

See 1 more Smart Citation

Mitigation of process variation effect in FPGAs with partial rerouting method

Guan

Wong

Chaudhuri

et al. 2014

IEICE Electron. Express

Self Cite

View full text Add to dashboard Cite

Abstract:In this paper, the FPGA routing process is explored to mitigate and take advantage of the effect of delay variability due to process variation. A new method called partial rerouting is proposed in this paper to improve the timing performance based on process variation and reduce the execution time. By only rerouting a small number of critical and near-critical paths, about 6.3% timing improvement can be achieved by partial rerouting method. At the same time, partial rerouting can speed up the routing process by 9 times compared with full chipwise with 100 target FPGAs (variation maps). Moreover, the partial rerouting enables a trade-off between product yield and routing speed.

show abstract

“…The efficient combination of LUT mapping and placement results in over 10% critical path delay improvement according to MonteCarlo experiments. In this direction, a variation-aware chip-wise routing method is presented in [46]. On top of VPR router, they enhance the related cost function and timing analysis to include information extracted from variability maps of actual FPGAs.…”

Section: Mitigation At Cad Levelmentioning

confidence: 99%

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Μαραγκός¹

View full text Add to dashboard Cite

Η κατασκευή ολοένα και πιο ανεπτυγμένων τσιπ πλέον καθίσταται εξαιρετικά δύσκολη και οικονομικά ασύμφορη καθώς το μέγεθος των τρανζίστορ πλησιάζει την ατομική κλίμακα. Σημαντικά ζητήματα αξιοπιστίας όπως είναι η μεταβλητότητα υλικού, η πτώση τάσης και αύξηση της θερμοκρασίας γίνονται όλο και πιο έντονα στις νεότερες τεχνολογίες ολοκλήρωσης. Προκειμένου να ανταπεξέλθουν με τα προαναφερθέντα ζητήματα και να παρέχουν αποδεκτές λύσεις, οι κατασκευαστές επιβάλλουν καθολικά και πολύ συντηρητικά όρια ασφαλείας στην λειτουργία όλων των κατασκευασμένων τσιπ. Ωστόσο, αυτή η πεσιμιστική στρατηγική δεν εκμεταλλεύεται τις πραγματικές δυνατότητες απόδοσης των μεμονωμένων τσιπ και δεν προσαρμόζεται στις συνθήκες λειτουργίας (π.χ., πτώση τάσης) που εξαρτώνται σε μεγάλο βαθμό από τα μεμονωμένα χαρακτηριστικά μιας εφαρμογής. Συνεπώς, υπάρχει σημαντική απώλεια απόδοσης τόσο σε όρους ταχύτητας όσο και σε κατανάλωσης ισχύος. Στην παρούσα ερευνητική εργασία, επικεντρωνόμαστε συγκεκριμένα σε επαναπρογραμματιζόμενης λογικής τσιπ (FPGA) και αποσκοπούμε στην παροχή λύσεων που προσαρμόζονται τόσο στην ποιότητα πυριτίου του υποκείμενου τσιπ, όσο και στις ιδιαιτερότητες της εκάστοτε εφαρμογής που εκτελείται πάνω σε αυτό. Προτείνουμε μια μεθοδολογία για τον χαρακτηρισμό των πραγματικών δυνατοτήτων απόδοσης των σημερινών εμπορικών FPGA τσιπ που υπόκεινται σε μεταβολές υλικού. Η μεθοδολογία αυτή βασίζεται στη δημιουργία χαρτών μεταβλητότητας υλικού για την αξιολόγηση της μεταβολής της απόδοσης σε όλο το εύρος της αρχιτεκτονικής του FPGA. Αξιοποιώντας τους παραγόμενους χάρτες μεταβλητότητας υλικού και τα δυνητικά κέρδη που προκύπτουν από την εκμετάλλευση των συντηρητικών ορίων ασφαλείας λειτουργίας των τσιπ, αναπτύξαμε ένα πλαίσιο για την ενίσχυση της απόδοσης των FPGAs. Το συγκεκριμένο πλαίσιο βασίζεται σε χάρτες μεταβλητότητας υλικού και τεχνικές κλιμάκωσης της συχνότητας και τάσης λειτουργίας. Το πρώτο εξυπηρετεί το σκοπό της αποτύπωσης μιας δοθείσας εφαρμογής στο πιο αποδοτικό τσιπ και στην πιο αποδοτική περιοχή αυτού. Το δεύτερο χρησιμοποιείται για τη βαθμονόμηση της λειτουργίας του FPGA στο βέλτιστο σημείο σύμφωνα με τις προδιαγραφές που τίθενται από τον χρήστη. Χρησιμοποιώντας την πειραματική μας υποδομή και ένα σύνολο FPGAs 28nm και ρεαλιστικών εφαρμογών, επιδεικνύουμε λύσεις οι οποίες μπορούν μέχρι να διπλασιάζουν την μέγιστη απόδοση που επικαρπώνεται ο χρήστης, συγκριτικά με την ονομαστική λειτουργία του τσιπ όπως παρέχεται από τα σημερινά βιομηχανικά εργαλεία σχεδιασμού. Επιπλέον, εκτός από το παραπάνω πλαίσιο, προτείνουμε μια εναλλακτική μέθοδο που στοχεύει στη βελτίωση της ενεργειακής απόδοσης των σημερινών εμπορικών FPGAs παρέχοντας υψηλή αυτάρκεια. Η προτεινόμενη μέθοδος βασίζεται σε ένα αξιόπιστο σύστημα παρακολούθησης και ρύθμισης της τάσης λειτουργίας λαμβάνοντας υπόψιν όλα τα φαινόμενα μεταβλητότητας του υλικού, τάσης και θερμοκρασίας κατά την διάρκεια λειτουργίας του FPGA. Ένα από τα κύρια χαρακτηριστικά αυτής της μεθόδου είναι ότι μπορεί να ενσωματωθεί ως έτοιμο προς χρήση IP σε οποιαδήποτε σχεδίαση του χρήστη. Βασιζόμενοι σε πραγματικές εφαρμογές, τα πειραματικά μας αποτελέσματα επιδεικνύουν σημαντική εξοικονόμηση ενέργειας διατηρώντας παράλληλα την λειτουργική ακεραιότητα και την ονομαστική ταχύτητα επεξεργασίας του τσιπ.

show abstract

Exploiting stochastic delay variability on FPGAs with adaptive partial rerouting

Cited by 6 publications

References 12 publications

In-the-Field Mitigation of Process Variability for Improved FPGA Performance

In-the-Field Mitigation of Process Variability for Improved FPGA Performance

Mitigation of process variation effect in FPGAs with partial rerouting method

Design methodologies, frameworks and implementations on reconfigurable devices for timing and energy optimizations

Contact Info

Product

Resources

About