Fully compatible integration of high density embedded DRAM with 65nm CMOS technology (CMOS5)

Matsubara, Y.; Habu, M.; Matsuda, Shôichi; Honda, Kenji; Morifuji, E.; Yoshida, Takeshi; Kokubun, K.; Yasumoto, Koji; Sakurai, Takayasu; Suzuki, Tsuneo; Yoshikawa, Jun; Takahashi, Eiji; Hiyama, K.; Kanda, M.; Ishizuka, R.; Moriuchi, M.; Koga, Hiroyuki; Fukuzaki, Yoshiki; Sogo, Y.; Takahashi, H.; Nishida, Naoki; Okamoto, Yuki; Yamada, S.; Noguchi, T.

doi:10.1109/iedm.2003.1269313

Cited by 5 publications

(4 citation statements)

References 1 publication

Supporting

Mentioning

Contrasting

Order By: Relevance

“…There has been increasing interest of embedded dynamic random access memory ͑DRAM͒ for system-on-chip ͑SoC͒ application. [1][2][3] The advantages of embedding DRAM to logic circuits are increased bandwidth, reduced power consumption, and small die size. However, there are critical problems such as degraded refresh time in DRAM cells and low yield caused by increased processing steps when one embeds standard DRAM cells to logic processes.…”

mentioning

confidence: 99%

Characterization of Three-Dimensional Capacitor Prepared by Oxide Recess in Shallow Trench Isolation

Suh¹,

Cho²,

Jeong³

et al. 2005

J. Electrochem. Soc.

View full text Add to dashboard Cite

In this paper, we present a new process flow to increase cell capacitance in planar dynamic random access memory cells designed for system-on-chip applications. Silicon dioxide of shallow trench isolation ͑STI͒ under capacitor electrodes is recessed to increase cell capacitance. It appears that the cell capacitance is increased to 25% when the STI recess is 0.15 m. The recession slightly decreases junction leakage current due to annealing of defects and also relief of STI stress. These combined effects increase refresh time about 50% in 1 Mb memory array. The distribution of breakdown voltage in capacitor oxide shows similar behavior compared with samples without STI recessed. Also, the lifetime of the capacitor oxide evaluated from the Weibull method exceeds 2000 years.There has been increasing interest of embedded dynamic random access memory ͑DRAM͒ for system-on-chip ͑SoC͒ application. 1-3 The advantages of embedding DRAM to logic circuits are increased bandwidth, reduced power consumption, and small die size. However, there are critical problems such as degraded refresh time in DRAM cells and low yield caused by increased processing steps when one embeds standard DRAM cells to logic processes. This is caused by incompatibility between DRAM and logic processes. While the DRAM process focuses on the reduction of cell size with sacrifice of device performance, the logic process mainly focuses on enhancing device performance by using processes such as dual-gate transistors, salicide, and multilevel metals. Unfortunately, these steps in the logic process degrade the refresh time of DRAM cells and also reduce total yield due to increased process steps. 4,5 Recently, planar DRAM cells are investigated to solve these problems. Planar DRAM cells consist of a pass transistor and a metal-oxide-semiconductor ͑MOS͒ capacitor. Although its cell size is normally 6-8 times larger than stack or trench type DRAM cells, it uses a standard logic process and thus enables use of a standard logic library and intellectual properties. 6 The weak point of planar DRAM cells compared with stack cells is a reduced cell capacitance because it uses only two dimensions. Although one can increase cell capacitance by increased cell area, packing density is reduced due to increased die size. The other way could be to use thinner gate oxide or high dielectric constant material such as silicon nitride or tantalum oxide. However, it becomes difficult to implement this in a logic compatible process.In this paper, we present a new process flow to increase cell capacitance in planar DRAM cells by partial recess of shallow trench isolation ͑STI͒. It appears that the cell capacitance is increased up to 25% when the recessed depth is 0.15 m. The measured reliability of the capacitor oxide has no difference compared with the sample without STI recession. These combinations enhance the refresh time of DRAM cells. Figure 1 shows a vertical structure of the DRAM cell used in this study. It has a p-MOS access transistor and a planar capacitor. The main char...

show abstract

mentioning

confidence: 99%

Characterization of Three-Dimensional Capacitor Prepared by Oxide Recess in Shallow Trench Isolation

Suh¹,

Cho²,

Jeong³

et al. 2005

J. Electrochem. Soc.

View full text Add to dashboard Cite

show abstract

“…The typical cell area of the 6T SRAM has been 140-150 F 2 where F is the design rule, whereas the compact DRAM cell has 8-12 F 2 . 4 Recently, there have been extensive researches to replace 6T SRAM cells with DRAM cells to overcome the area penalty, while keeping the fast speed and low power consumption of the SRAM. 5 The DRAM cell can be divided several types according to capacitor structure.…”

mentioning

confidence: 99%

Compact 1T RAM Cell for System-on-Chip Application

Lee

Lim

Jang

et al. 2005

J. Electrochem. Soc.

View full text Add to dashboard Cite

In this article, a 1T random access memory ͑RAM͒ cell suitable for system-on-chip application is described. The cell consists of a newly developed stack capacitor and an access transistor. The cell size is 0.99 m 2 with 0.18 m logic process. Note that the process is fully compatible with standard logic and requires three additional mask steps for capacitor formation. It is shown that the characteristic of the transistor is not degraded by the added process for capacitor formation. No short channel effects of an n-channel metal oxide semiconductor field effect transistor ͑NMOS͒ and p-channel MOS ͑PMOS͒ are shown up to 0.18 m. The saturation currents of NMOS and PMOS are 600 and 270 A/m, respectively, at 1.8 V operation, and these values are exactly the same as those of the transistor performance fabricated with the standard logic process. Thermal processing is kept below 710°C during stack capacitor formation to prevent boron penetration in the PMOS transistor and to keep the thermal stability of cobalt silicide. The enhanced double stack capacitor structure gives a cell capacitance of 11.5 fF, and the refresh time measured at 1 Mb density exceeds 100 ms. The standby current of a 1 Mb array is about 12 A, which is comparable to that of a six-transistor static RAM cell.

show abstract

“…ii) In embedded memories [23], [24], [37], [46], like eDRAMs, where the memory is either in the same IC or in the same package with a processor, except from the use of a BIST circuit it is feasible to execute the testing procedure for the memory on this processor.…”

Section: The Memory Built-in Self Test Conceptmentioning

confidence: 99%

“…1 presents the general layout of a folded DRAM memory array[7],[10],[46],[47]. The memory cell (mcell) size is 4F long (2 lines + 2 spaces) and 2F wide (a line and a space) resulting in a cell area of 8F2 , where F is the minimum lithographic feature size of the technology defined as one-half of the Word-Line or the Bit-Line pitch.…”

mentioning

confidence: 99%

Fault models, test algorithms and embedded test techniques for DRAM circuits

Sfikas¹,

Σφήκας²

View full text Add to dashboard Cite

Τις τελευταίες δεκαετίες οι ηλεκτρονικές συσκευές έχουν γίνει αναπόσπαστο κομμάτι της καθημερινότητας. Αυτό οφείλεται κυρίως στη ραγδαία πρόοδο της τεχνολογίας κατασκευής Ολοκληρωμένων Κυκλωμάτων (Ο.Κ.), η οποία επιτρέπει τη σμίκρυνση των διαστάσεων των ηλεκτρονικών κυκλωματικών στοιχείων και την ολοκλήρωση όλο και περισσότερων ηλεκτρονικών διατάξεων σε μια μικρή επιφάνεια πυριτίου. Ως άμεσο αποτέλεσμα αυτής της προόδου, τα σύγχρονα ηλεκτρονικά συστήματα συνδυάζουν εξαιρετικές επιδόσεις σε υπολογιστική ισχύ και αποθηκευτικό χώρο, φορητότητα και ικανοποιητική αυτονομία, ενώ ταυτόχρονα το χαμηλό κόστος τα κάνει προσιτά σε όλο σχεδόν το αγοραστικό κοινό. Η εξέλιξη της τεχνολογίας κατασκευής ολοκληρωμένων κυκλωμάτων υπήρξε σχεδόν σταθερή για αρκετές δεκαετίες. Ταυτόχρονα όμως διάφοροι παράγοντες που δυσχεραίνουν την περεταίρω πρόοδο αυτής της τεχνολογίας κάνουν ολο και περισσότερο αισθητή την παρουσία τους. Ένας από τους βασικότερους παράγοντες είναι η ραγδαία αύξηση της δυσκολίας Ελέγχου Ορθής Λειτουργίας των ολοκληρωμένων κυκλωμάτων. Έλεγχος Ορθής Λειτουργίας (Ε.Ο.Λ.) είναι η διαδικασία που πραγματοποιείται στα ολοκληρωμένα κυκλώματα μετά την κατασκευή τους προκειμένου να διαπιστωθεί αν λειτουργούν σωστά και σύμφωνα με τις προδιαγραφές.Οι Δυναμικές Μνήμες Τυχαίας Προσπέλασης (Dynamic Random Access Memories – DRAMs) είναι ανάμεσα στα πιο κρίσιμα μέρη των σύγχρονων ψηφιακών συστημάτων γιατί παίζουν καθοριστικό ρόλο τόσο από πλευράς επιδόσεων όσο και από πλευράς αξιοπιστίας ενός συστήματος. Σε ότι αφορά την αξιοπιστία ενός ψηφιακού συστήματος, η αστοχία της κύριας μνήμης, η οποία είναι σχεδόν πάντα τύπου DRAM, είναι μια από τις συχνότερες αιτίες αστοχίας του συστήματος. Επομένως η αξιοπιστία των μνημών DRAM είναι κρίσιμη. Επιπρόσθετα, όπως συμβαίνει και με τους άλλους τύπους ολοκληρωμένων κυκλωμάτων, τα προβλήματα αξιοπιστίας των ολοκληρωμένων κυκλωμάτων μνημών DRAM αυξάνονται με ρυθμό ταχύτερο ακόμα και από το ρυθμό που ακολουθεί η εξέλιξη της τεχνολογίας κατασκευής ολοκληρωμένων κυκλωμάτων. Κατά συνέπεια, η ανάγκη για ανάπτυξη νέων αποτελεσματικότερων και πιο αξιόπιστων αλγορίθμων Ε.Ο.Λ. μνημών DRAM είναι επιτακτική.Τα προβλήματα στον ΕΟΛ και στην αξιοπιστία των ολοκληρωμένων κυκλωμάτων οφείλονται κυρίως στη σμίκρυνση των διαστάσεων των στοιχειωδών κυκλωματικών στοιχείων. Στις DRAMs η σμίκρυνση των διαστάσεων των κυττάρων μνήμης, και των μεταξύ τους αποστάσεων επιφέρει ανεπιθύμητες επιδράσεις στη λειτουργία της μνήμης. Μία από τις σημαντικότερες είναι η αυξημένη αλληλεπίδραση μεταξύ γειτονικών κυττάρων μνήμης. Αυτή η αλληλεπίδραση μπορεί να προκαλέσει περίπλοκες εσφαλμένες συμπεριφορές οι οποίες συχνά είναι δύσκολο να εντοπιστούν κατά τη διάρκεια του Ε.Ο.Λ. καθώς πολύ συχνά εκδηλώνονται μόνο κάτω από συγκεκριμένες συνθήκες λειτουργίας (π.χ. όταν τα γειτονικά κύτταρα μνήμης βρίσκονται σε συγκεκριμμένη λογική κατάσταση).Η αλληλεπίδραση μεταξύ των γειτονικών κυττάρων σε DRAMs και τα προβλήματα που δημιουργεί στον Ε.Ο.Λ. προσεγγίζονται σε αυτή τη διατριβή με δύο διαφορετικές μεθοδολογίες. Στην πρώτη ακολουθούμε ένα υπάρχον μοντέλο σφαλμάτων που περιγράφει τις αλληλεπιδράσεις μεταξύ γειτονικών κυττάρων μνήμης, το NPSF. Βασιζόμενοι σε αυτό το μοντέλο αναπτύσσουμε ένα νέο αλγόριθμο Ε.Ο.Λ. ο οποίος επιτυγχάνει μείωση κόστους Ε.Ο.Λ. σε χρόνο εφαρμογής κατά 57.7% σε σχέση με υπάρχοντες αλγορίθμους που καλύπτουν τα ίδια σφάλματα. Ταυτόχρονα προτείνουμε αλγορίθμους που καλύπτουν τις περιπτώσεις όπου τα NPSF σφάλματα συνδυάζονται με την επίδραση της Γραμμής Δεδομένων (Bit-Line influence) και της χωρητικής σύζευξης μεταξύ των Γραμμών Ενεργοποίησης (Word-Line capacitive coupling). Στη δεύτερη μεθοδολογία αναπτύσσουμε ένα νέο μοντέλο σφαλμάτων, το Μοντέλο Σφαλμάτων Διαρροών και Μεταβάσεων Γειτονιάς (Neighborhood Leakage and Transition Fault – NLTF), το οποίο στοχεύει συγκεκριμμένους γνωστούς μηχανισμούς αλληλεπίδρασης. Ο αλγόριθμος Ε.Ο.Λ. που προκύπτει από το νέο μοντέλο μειώνει το κόστος σε χρόνο εφαρμογής κατά 87% σε σχέση με υπάρχοντες αλγορίθμους Ε.Ο.Λ. που καλύπτουν τα ίδια σφάλματα.Άλλη μια δυσκολία στον Ε.Ο.Λ. των DRAM μνημών είναι το γεγονός ότι ακόμα και το πιο απλό κατασκευαστικό ελάττωμα μπορεί να προκαλέσει περίπλοκη εσφαλμένη συμπεριφορά, η οποία συχνά θα είναι δύσκολο να ανιχνευθεί κατά τη διάρκεια των διεργασιών Ε.Ο.Λ. Ο κύριος λόγος που συμβαίνει αυτό είναι ότι οι DRAM μνήμες είναι στην πράξη αναλογικά (και όχι ψηφιακά) ηλεκτρονικά κυκλώματα. Προσομοιώσεις της λειτουργίας μιας DRAM με σφάλμα αντιστατικού ανοιχτοκυκλώματος (resistive open defect) οι οποίες παρουσιάζονται στην παρούσα διατριβή καταδεικνύουν αυτή την περίπλοκη συμπεριφορά. Επιπρόσθετα παρατηρήθηκε και αναλύθηκε για πρώτη φορά ένα νέο φαινόμενο, η συσσώρευση φορτίου (charge accumulation) το οποίο επηρρεάζει σημαντικά τη διαδικασία Ε.Ο.Λ. Βασισμένοι στα ερευνητικά μας αποτελέσματα προτείνουμε ένα νέο χαμηλού κόστους αλγόριθμο Ε.Ο.Λ. ο οποίος παρέχει βελτιωμένη κάλυψη των σφαλμάτων ανοιχτοκύκλωσης. Μιά από τις πιο ελκυστικές λύσεις στον Ε.Ο.Λ. είναι ο ενσωματωμένος αυτοέλεγχος (Built In Self Test – BIST), ο οποίος έχει κερδίσει μεγάλο ενδιαφέρον τις δύο τελευταίες δεκαετίες. Σε αυτή την κατεύθυνση αναπτύξαμε ένα κύκλωμα ενσωματωμένου αυτοελέγχου το οποίο χρησιμοποιεί τον αλγόριθμο Ε.Ο.Λ. του NLTF μοντέλου σφαλμάτων. Η λειτουργικότητα του κυκλώματος επιβεβαιώθηκε μέσω προσομοιώσεων. Αυτή η υλοποίηση του NLTF αλγορίθμου καταδυκνείει πως είναι δυνατό να ενσωματωθούν σε κύκλωμα ενσωματωμένου αυτοελέγχου αποτελεσματικά και με χαμηλό κόστος σε επιφάνεια πυριτίου ακόμα και περίπλοκοι αλγόριθμοι Ε.Ο.Λ.Τέλος, μιά από τις πιο ελκυστικές λύσεις στον Ε.Ο.Λ. είναι ο ενσωματωμένος αυτοέλεγχος (Built In Self Test – BIST), ο οποίος έχει προσελκύσει μεγάλο ενδιαφέρον τις δύο τελευταίες δεκαετίες. Σε αυτή την κατεύθυνση αναπτύξαμε ένα κύκλωμα ενσωματωμένου αυτοελέγχου DRAM το οποίο υλοποιεί τον αλγόριθμο Ε.Ο.Λ. για το NLTF μοντέλο σφαλμάτων. Η λειτουργικότητα του κυκλώματος επιβεβαιώθηκε μέσω προσομοιώσεων. Αυτή η υλοποίηση του NLTF αλγορίθμου κατέδειξε πως είναι εφικτό να ενσωματωθούν σε κύκλωμα ενσωματωμένου αυτοελέγχου, αποτελεσματικά και με χαμηλό κόστος σε επιφάνεια πυριτίου, περίπλοκοι αλγόριθμοι Ε.Ο.Λ. για κυκλώματα μνημών DRAM.

show abstract

Fully compatible integration of high density embedded DRAM with 65nm CMOS technology (CMOS5)

Cited by 5 publications

References 1 publication

Characterization of Three-Dimensional Capacitor Prepared by Oxide Recess in Shallow Trench Isolation

Characterization of Three-Dimensional Capacitor Prepared by Oxide Recess in Shallow Trench Isolation

Compact 1T RAM Cell for System-on-Chip Application

Fault models, test algorithms and embedded test techniques for DRAM circuits

Contact Info

Product

Resources

About