Time-to-digital converter (TDC) for WiMAX ADPLL in 40-nm CMOS

Effendrik, Popong; Jiang, Wenlong; Gevel, M. van de; Verwaal, F.; Staszewski, Robert Bogdan

doi:10.1109/ecctd.2011.6043362

Cited by 13 publications

(7 citation statements)

References 9 publications

Supporting

Mentioning

Contrasting

Unclassified

Order By: Relevance

“…4, 7-10, 18, 22-24 A delay line consisting of parallel elements can also be used to overcome this problem. 3,25 In the differential delay line (Fig. 6), FIG.…”

Section: Second Interpolation Stagementioning

confidence: 97%

A 7.5 ps single-shot precision integrated time counter with segmented delay line

Klepacki

Szplet

Pełka

2014

Review of Scientific Instruments

View full text Add to dashboard Cite

This paper describes the design and test results of time interval counter featuring the single-shot precision of 7.5 ps root mean square (rms) and measurement range of 1 ms. These parameters have been achieved by combining direct counting method with a two-stage interpolation within a single clock period. Both stages of interpolation are based on the use of tapped delay lines stabilized by delay locked loop mechanism. In the first stage, a coarse resolution is obtained with the aid of high frequency multiphase clock, while in the second stage a sub-gate delay resolution is achieved with the use of differential delay line. To reduce the nonlinearities of conversion and to improve the precision of measurement, a novel segmented delay line is proposed. An important feature of this segmented delay line is partial overlapping of measurement range and resulting enhancement of both resolution and precision of time interval counter. The maximum integral nonlinearity error of the fine-stage interpolators does not exceed 16 ps and 14 ps in START and STOP interpolators, respectively. These errors have been identified by statistical calibration procedure and corrected to achieve single-shot precision better than 7.5 ps (rms). The time counter is integrated in a single ASIC (Application Specific Integrated Circuit) chip using a standard cost-effective 0.35 μm CMOS (Complementary Metal Oxide Semiconductor) process.

show abstract

“…4, 7-10, 18, 22-24 A delay line consisting of parallel elements can also be used to overcome this problem. 3,25 In the differential delay line (Fig. 6), FIG.…”

Section: Second Interpolation Stagementioning

confidence: 97%

A 7.5 ps single-shot precision integrated time counter with segmented delay line

Klepacki

Szplet

Pełka

2014

Review of Scientific Instruments

View full text Add to dashboard Cite

show abstract

“…Paties paprasčiausio LSK pagrindas yra vėlinimo linija (Staszewski et al, 2006;Effendrik, Jiang, van de Gevel, Verwaal, & Staszewski, 2011). Ja sklinda DS generuojamas signalas, o atraminio signalo frontu fiksuojama suvėlinto DS generuojamo signalo būsena po kiekvieno vėlinimo elemento.…”

Section: įVadasunclassified

2d Vernier Žiedinio Laikinio Skaitmeninio Keitiklio Modelis / the Model of 2d Vernier Time to Digital Converter Based on Gated Ring Oscillators

Jurgo

Navickas

2018

Science - Future of Lithuania

View full text Add to dashboard Cite

Darbe aprašomas 2D Vernier žiedinio laikinio skaitmeninio keitiklio (LSK), skirto fazės detektoriui visiškai skaitmeninės struktūros dažnio sintezatoriuje, modelis, įgyvendintas vartojant VHDL aparatūros programavimo kalbą. LSK sudarytas iš dviejų skirtingo dažnio žiedinių generatorių, arbitrų matricos, valdymo bloko, frontų ir periodų skaitiklių bei išėjimo dekoderio. Dviejų žiedinių generatorių struktūros yra vienodos. Jie sudaryti iš trijų pakopų žiedinių generatorių, kurių dažnis valdomas keičiant lygiagrečiai sujungtų generatoriaus sekcijų skaičių. Metastabilumo langui sumažinti arbitrais naudojami lygiu valdomi SR trigeriai ir D tipo frontu valdomi trigeriai. Taip pat dėl simetriškos SR trigerio struktūros tokie arbitrai vienodai apkrauna abu generatorius. Siūlomos struktūros LSK leidžia matuoti laiko trukmę, mažesnę nei vieno inverterio vėlinimo trukmė. Be to, 2D struktūros LSK rezultato apskaičiavimo trukmė yra mažesnė nei 1D struktūros LSK.

show abstract

“…Pats paprasčiausias LSK yra paremtas inverterių vėli-nimo linija (2 pav.) (Staszewski et al 2006;Effendrik et al 2011). Jame SVG generuojamas signalas sklinda inverterių vėlinimo linija, o atraminio signalo frontu šis signalas 1 pav.…”

Section: įVadasunclassified

Increasing a Resolution of Time to Digital Converter

Jurgo

Navickas

2017

Science - Future of Lithuania

View full text Add to dashboard Cite

2017 © Straipsnio autoriai. Leidėjas VGTU leidykla "Technika". Šis straipsnis yra atvirosios prieigos straipsnis, turintis Kūrybinių bendrijų (Creative Commons) licenciją (CC BY-NC 4.0), kuri leidžia neribotą straipsnio ar jo dalių panaudą su privaloma sąlyga nurodyti autorių ir pirminį šaltinį. Straipsnis ar jo dalys negali būti naudojami komerciniams tikslams. Reikšminiai žodžiai: laikinis skaitmeninis keitiklis, skiriamoji geba, vėlinimo trukmė, KMOP. MOKSLAS -LIETUVOS ATEITIS SCIENCE -FUTURE OF LITHUANIA ĮvadasLaikinis skaitmeninis keitiklis -tai įtaisas, suteikiantis laiko tarpui tarp dviejų signalų frontų skaitmeninę išraiš-ką (Staszewski et al. 2006). Pastaruoju metu jis dažnai naudojamas kaip fazės detektorius visiškai skaitmeninėse fazės derinimo kilpose (FDK), atliekančiose dažnio sintezatoriaus (DS) funkciją įrengtuose dažnio sintezatoriuose (DS) (1 pav.). Pats paprasčiausias LSK yra paremtas inverterių vėli-nimo linija (2 pav.) (Staszewski et al. 2006;Effendrik et al. 2011). Jame SVG generuojamas signalas sklinda inverterių vėlinimo linija, o atraminio signalo frontu šis signalas 1 pav. Supaprastinta visiškai skaitmeninio dažnio sintezatoriaus struktūra: SVG -skaitmeniniu būdu valdomas generatorius, LSK -laikinis skaitmeninis keitiklis fiksuojamas po kiekvieno vėlinimo elemento. LSK išėjime yra gaunamas pseudotermometrinis kodas, kurį iškodavus gaunama informacija apie laiko tarpą, skiriantį atraminio ir generuojamo signalo frontus. Mažiausias laiko tarpas, kurį galima pamatuoti tokiu LSK, yra inverterio vėlinimo trukmė t res = Δt inv , o LSK skiriamoji geba:LSK išėjimo signalas yra skaitmeninis, todėl jis dažnio sintezatoriaus išėjime sukuria kvantavimo triukš-mą. Yra išvesta analitinė LSK kuriamo mažiausio fazės triukšmo lygio DS artimojoje srityje (angl. in-band) išraiška

show abstract

Time-to-digital converter (TDC) for WiMAX ADPLL in 40-nm CMOS

Cited by 13 publications

References 9 publications

A 7.5 ps single-shot precision integrated time counter with segmented delay line

A 7.5 ps single-shot precision integrated time counter with segmented delay line

2d Vernier Žiedinio Laikinio Skaitmeninio Keitiklio Modelis / the Model of 2d Vernier Time to Digital Converter Based on Gated Ring Oscillators

Increasing a Resolution of Time to Digital Converter

Contact Info

Product

Resources

About