Abstract. In diesem Aufsatz wird eine präzise Multilevel-Testbench zur PLL-Charakterisierung vorgestellt. Die Schwerpunkte dieses Beitrags sind einerseits das 10 GHz VCO-Design und andererseits die vorhersagefähigen Ergebnisse der mit Hilfe dieses Multilevelansatzes durchgeführten PLL-Systemsimulationen. Bei dem VCO-Design wurden folgende Ergebnisse erreicht: Abstimmbereich ≈26% bzw. kvco≈1300 MHz/V, Phasenrauschen PN=–101,4 dBc/Hz @1 MHz Offset vom 10 GHz Träger, Leistungsverbrauch = 5,5 mW. Als realistisches Demonstrationsbeispiel ist das „analog mixed signal“-Verhalten eines 2,5 GHz PLL-Systems für „dual-conversion“-Strukturen bei IEEE 802.11a WLAN-Anwendungen gewählt worden. Für dieses Beispiel wird eine effiziente PLL-Modellierung kritischer PLL-Blöcke (Frequenzteiler und Phasenfrequenzdetektor) auf der Basis der PSS-Analyse und neuer Verilog-A/MS Befehle demonstriert. Die dabei verwendete Testbench kann im Prinzip in verschiedenen aktuellen Wireless Kommunikationssystemen bis 10 GHz wieder verwendet werden (Reuse-IP). Dieser Ansatz führt einerseits zur Verbesserung der Simulationszeiten (verglichen mit dem Transistorlevel) und andererseits zu genaueren und realistischeren Ergebnissen, vor allem am VCO-Ausgang (verglichen mit dem HDL-Level).

Important aspects and simulation results related to the RF integrated circuit design of a single-ended LowNoise Amplifier (LNA) are presented and discussed. The simulated values for the power consumption, Input-IP3 and Noise Figure (NF) are 10mW, 0.32dBm and 1.53dB, at the center frequency fc=5.5GHz, respectively. An experimentally extensively verified design kit for a 0.25um BiCMOS technology is usedfor all components and devices exceptfor the inductors, which are assumed to be ideal. A well established CMOS LNA circuit topology was chosen, completely re-dimensioned and optimized to meet the desired design specifications for WLAN 802. 1a.