A triple-mode LDPC decoder design for IEEE 802.11n SYSTEM

Abstract

b) Figure 1. (a) Parity-check matrix H3⨉6, and (b) bipartite graph representation. 1 0 1 1 0 1 0 1 0 0 1 0 0 0 0 1 1 1 H = cn j bn i (a) (b) (c) Figure 2. (a) Base matrix, (b) QC sub-matrix representation with 1 on the lines and 0 otherwise, and (c) full-expanded QC parity-check matrix. S -1 0 S = = = 8 0 -1 12 4 -1 0 -1 e x p a n d i n g f a c t o r p = 16Abstract-This paper shows a triple-mode LDPC decoder design with two design techniques, the matrix reordering algorithm for multi-mode reconfiguration and the Single-Entry-Multiple-Data (SEMD) scheme for throughput enhancement. The matrix reordering algorithm can reduce the computational complexity from O(n!) to O(n 3 ). The SEMD can enhance the throughput by m times with small area overhead. With TSMC 0.13μm CMOS, the proposed design is synthesized in 1.99mm 2 area at 172.4MHz.

Trends and challenges in LDPC hardware decoders

“…Partial-parallel designs [14], [15], [16], [17], [18], [19], [20] partition the parity check matrix into rowwise and columnwise groupings such that a set of check node and variable node updates can be done per cycle. This partitioning can potentially limit practical partialparallel designs to regular structured LDPC codes.…”

Single mode quasi-cyclic LDPC decoder using modified belief propagation

“…The decoding algorithm of LDPC is inherently parallel and can achieve performance close to the Shannon Limit. Newly high speed communication standards such as IEEE 802.16e [2], IEEE 802.lln [3] and DVB-S2 [4] QC-LDPC codes to enhance their performance . The QC LDPC codes used in these high speed communication standards are irregular codes.…”

Diseño de decodificadores de altas prestaciones para código LDPC

“…Las arquitecturas que se encuentran en la literatura se pueden clasificar, de acuerdo a la forma en la que se realizan las actualizaciones, en dos grandes grupos: paralelas [25,26,[31][32][33][34][35][36][37] y parcialmente paralelas [29,[38][39][40][41][42][43][44][45][46][47][48][49][50][51][52][53][54]. En las arquitecturas paralelas los procesos de actualización horizontal y vertical se realizan de forma concurrente, por lo que son necesarias tantas unidades CNP como filas tiene la matriz de paridad y tantas unidades VNP como columnas.…”

“…En [41] se propone una arquitectura multimodo para los diferentes códigos contemplados en el estándar IEEE 802.16e. Una arquitectura similar es propuesta en [43], pero a diferencia de la anterior, enésta se reordenan las matrices para optimizar el almacenamiento. Con el fin de mejorar la tasa de decodificación, en [42] se solapan las fases (actualización horizontal y vertical), incurriendo en pérdidas de prestaciones, sin embargo, se realiza una reordenación de la matriz de paridad para minimizar dichas pérdidas.…”

“…Sin embargo, los códigos estructurados se encuentran en una gran variedad de aplicaciones y se incluyen en varios estándares de comunicaciones. Las implementaciones hardware con esta arquitectura [39][40][41][42][43]45] consiguen una buena relación entre complejidad y tasa de decodificación. Las tasas de decodificación que se alcanzan son del orden de cientos de Mbps, suficientes para varias aplicaciones como por ejemplo Wi-Fi (IEEE 802.11n [7]), WiMAX (IEEE 802.16e [8]) o DVB-S2 [5].…”