An Equalizer With Controllable Transfer Function for 6-Gb/s HDMI and 5.4-Gb/s DisplayPort Receivers in 28-nm UTBB-FDSOI

Sahni, Paramjeet Singh; Joshi, S. C.; Gupta, Nitin; Visweswaran, G. S.

doi:10.1109/tvlsi.2016.2530680

Cited by 15 publications

(4 citation statements)

References 6 publications

Supporting

Mentioning

Contrasting

Order By: Relevance

“…The CTLE must provide an adequate high-frequency boost [4] to compensate for significant channel loss while driving a relatively large load presented by the QDFE. In addition, unique to the DDI, CTLE must level shift the relatively low transmitter output common-mode voltage (0.5 V) to be within the relatively high input common-mode voltage (1.35 V) of the receiver.…”

Section: A Continuous-time Linear Equalizermentioning

confidence: 99%

A 5.2 Gb/s Receiver for Next-Generation 8K Displays in 180 nm CMOS Process

Wang

et al. 2022

IEEE J. Solid-State Circuits

View full text Add to dashboard Cite

This article presents a high-speed receiver for nextgeneration 8K ultra-high-definition TVs. The receiver supports error-free communication between the timing controller and the display driver integrated circuits (DDIs) across various channels. Because the receiver must be co-integrated with pixel drivers in the DDI, it must be implemented in a process with high-voltage devices, which poses significant challenges in achieving beyond 5-Gb/s operation. We propose techniques for overcoming such process-induced speed limitations. They include a level-shifting passive continuous-time linear equalizer (CTLE), an active CTLE with extended bandwidth using a negative capacitor, a speculative decision feedback equalizer with a down-sampled edge-sampling path, and a low-dropout regulator with parallel error amplifiers to achieve all-band power supply rejection. A reference-less clock and data recovery circuit with a new frequency detector is also described. Fabricated in a 180-nm CMOS process, the prototype receiver operates at 5.2 Gb/s and can compensate up to 29-dB channel loss while consuming 120 mA from a 1.8-V supply.

show abstract

Section: A Continuous-time Linear Equalizermentioning

confidence: 99%

A 5.2 Gb/s Receiver for Next-Generation 8K Displays in 180 nm CMOS Process

Wang

et al. 2022

IEEE J. Solid-State Circuits

View full text Add to dashboard Cite

show abstract

“…But due to the dielectric loss, skin effect and other factors, The channel show low-pass characteristics with a large attenuation in high-frequency component. [11][12] Fig. 1 shows the frequency response curve of the channel applied in this paper.…”

Section: Channel Simulationmentioning

confidence: 99%

A 20Gb/s Two-Stage Active Inductor CTLE in 28-nm CMOS

Zhang

Wang

et al. 2022

Preprint

View full text Add to dashboard Cite

This paper presents a continuous-time linear equalizer (CTLE) with an active inductor load simultaneously connected in parallel to low frequency branch. The equalizer uses two-stage CTLE, the first stage compensating for high-frequency (HF) attenuation and the second stage equalizer compensates medium-frequency (MF) and HF by parallel low-frequency branches. The MF stage is used for the long-tail Intern symbol interference (ISI) equalization to minimize residual ISI. Equalizer with voltage control capacitor to configure the distribution of zero poles, for the HF has a configurable range of 0.5dB.The low-frequency gain can be configured by changing the load current of the active inductor to reduce the effect of parasitic resistance on the layout. The layout size is 5.9um*6um based on a 28nm CMOS process. The post layout results show that the equalizer has a maximum compensation capability of 10.37dB at a rate of 20Gb/s with an eye width of 0.85UI.

show abstract

“…Comparing the proposed equalizer to other solutions presented in Table 4-9, the most significant advantage is the programmable operation ability under multi-data rates environment, and the power consumption optimization according to the rate. Only [78] is able to operate in two different data rates, but presents higher power consumption.…”

Section: Post-layout Simulation Resultsmentioning

confidence: 99%

“…Another class of linear circuits usually employed on the receiver side, in order to provide channel equalization, are the so called continuous time linear equalizers (CTLEs) [12], [36], [78], [79], [80]. In the simplest case, CTLEs can be implemented by using RC or RLC passive filters [81] such as those illustrated in Figure 4.3a.…”

Section: Channel Equalizers Overviewmentioning

confidence: 99%

Multi-data rate receiver for high-speed serial interfaces

Tsimpos¹

View full text Add to dashboard Cite

Η ραγδαία εξέλιξη της τεχνολογίας ολοκλήρωσης σε συνδυασμό με την ανάπτυξη βελτιωμένων κεντρικών μονάδων επεξεργασίας, έχουν επιφέρει τα τελευταία χρόνια σημαντική βελτίωση της επεξεργαστικής ισχύος των ηλεκτρονικών συστημάτων. Παρ’ όλα αυτά, η αύξηση της συνολικής απόδοσης ενός υπολογιστικού συστήματος, πέραν της βελτιωμένης επεξεργαστικής ισχύος, προϋποθέτει επίσης την αύξηση της ταχύτητας μεταφοράς δεδομένων μεταξύ των ολοκληρωμένων κυκλωμάτων από τα οποία αποτελείται. Η φυσική διασύνδεση - μεταφορά δεδομένων, μεταξύ των ολοκληρωμένων κυκλωμάτων που ενσωματώνονται στη μητρική πλακέτα μιας σύγχρονης ηλεκτρονικής συσκευής, πραγματοποιείται χρησιμοποιώντας πομποδέκτες σειριακής μετάδοσης δεδομένων οι οποίοι αναφέρονται στην βιβλιογραφία ως σειριακές διεπαφές υψηλών ταχυτήτων. Οι παραπάνω διασυνδέσεις πέραν του υψηλού ρυθμού μετάδοσης δεδομένων, απαιτούν επίσης μεγάλο συχνοτικό εύρος λειτουργίας, μικρό αριθμό ακροδεκτών εισόδου εξόδου, καθώς και χαμηλή κατανάλωση ενέργειας. Το αντικείμενο της παρούσας διδακτορικής διατριβής αφορά την σχεδίαση ενός δέκτης σειριακής μετάδοσης δεδομένων υψηλών ταχυτήτων, ο οποίος προορίζεται για σύγχρονες φορητές ηλεκτρονικές συσκευές (έξυπνα κινητά τηλέφωνα, φορητούς υπολογιστές), καθώς επίσης την ανάπτυξη καινοτόμων τεχνικών σχεδίασης και κυκλωματικών τοπολογιών, οι οποίες κατά την υιοθέτηση τους μπορούν να συνεισφέρουν στη βελτίωσης της απόδοσης ορισμένων εκ των κρισιμότερων υποσυστημάτων από τα οποία αποτελείται το σύστημα ενός δέκτη. Αρχικά μελετώνται και αναλύονται οι πηγές και οι τύποι θορύβου χρονισμού (Jitter) που συναντώνται στα συστήματα σειριακής μετάδοσης δεδομένων. Προτείνεται μια μέθοδος μοντελοποίησης αυτών, η οποία βασίζεται στη γλώσσα περιγραφής υλικού Verilog-AMS και σχεδιάζεται μια γεννήτρια θορύβου, ικανή να παράγει τυχαία σήματα δεδομένων διαστρεβλωμένα από θόρυβο χρονισμού. Τα σήματα αυτά είναι κατάλληλα για την αξιολόγιση της απόδοσης μέσω εξομοιώσεων οποιουδήποτε δεκτή σειριακής μετάδοσης δεδομένων, ενώ η προτεινόμενη γεννήτρια θορύβου μπορεί εύκολα να παραμετροποιηθεί ώστε να είναι σύμφωνη με τις προδιάγραφες που ορίζει το εκάστοτε πρωτόκολλο επικοινωνίας. Στη συνέχεια εξετάζονται τεχνικές απόρριψης θορύβου, ο οποίος προκύπτει ως αποτέλεσμα του περιορισμένου εύρους ζώνης των καναλιών μετάδοσης δεδομένων, καθώς επίσης προτείνεται και σχεδιάζεται ένας ισοσταθμιστής απωλειών καναλιού συνεχούς χρόνου. Ο προτεινόμενος ισοσταθμιστής, εκμεταλλευόμενος την σημαντική μεταβολή του εύρους ζώνης που μπορεί να επιτευχθεί μέσω κατάλληλης αναπροσαρμογής των χαρακτηριστικών πόλωσης των κυκλωμάτων από τα οποία δομείται, καθιστά δυνατή την λειτουργία του σε ένα μεγάλο εύρος συχνοτήτων. Παράλληλα είναι ικανός προσφέρει βελτιστοποιημένη κατανάλωση ισχύος αναλόγως με την συχνότητα λειτουργίας.Έπειτα, η μελέτη εστιάζει σε τεχνικές παραγωγής ρολογιού πολλαπλών φάσεων. Η παραγωγή πολλαπλών φάσεων ρολογιού αποτελεί μια εκ των σημαντικότερων διεργασιών, την οποία θα πρέπει να είναι ικανό να πραγματοποιεί, ένα σύστημα χρονισμού που ενσωματώνεται στο πομπό ή το δέκτη ενός συγχρόνου συστήματος σειριακής μετάδοσης δεδομένων. Προτείνονται δυο νέες τοπολογίες παρεμβολέων φάσεων που προσφέρουν υψηλή ακρίβεια, μεγάλο συχνοτικό εύρος λειτουργίας, χαμηλή κατανάλωση ισχύος καθώς και τη δυνατότητα εύκολης επέκτασης της ευκρίνειας των παραγόμενων φάσεων μέσω απλών αναπροσαρμογών της τοπολογίας τους. Η ικανότητα των προτεινόμενων κυκλωμάτων να χρησιμοποιηθούν σε πραγματικές εφαρμογές προσφέροντας βελτιωμένες επιδόσεις συγκρινόμενες με ήδη υπάρχουσες τοπολογίες στη βιβλιογραφία, επιδεικνύεται μέσω της σχεδίασης ενός βρόγχου ανάκτησης ρολογιού και δεδομένων. Τέλος, προτείνεται ένας πολλαπλασιαστής συχνότητας ρολογιού της τάξεως των GHz, ο οποίος βασιζόμενος στην τεχνική παραγωγής και πολυπλεξίας πολλαπλών φάσεων, είναι ικανός να πραγματοποιήσει πολλαπλασιασμούς συχνότητας με ακέραιο πολλαπλασιαστικό βήμα. Βασιζόμενο στην ίδια αρχή λειτουργίας το προτεινόμενο κύκλωμα μπορεί να πραγματοποιήσει, πέραν από ακέραιους, κλασματικούς πολλαπλασιασμούς, με απλή αναπροσαρμογή του κυκλώματος παρεμβολέα φάσεων. Το σύνολο των κυκλωμάτων που προτείνονται στα πλαίσια της παρούσας διδακτορικής διατριβής, έχουν σχεδιαστεί με βάση τις προδιάγραφες που ορίζει το M-PHY Standard, το οποίο είναι ένα από τα πιο σύγχρονα πρωτόκολλα σειριακής μετάδοσης δεδομένων για φορητές συσκευές.

show abstract

An Equalizer With Controllable Transfer Function for 6-Gb/s HDMI and 5.4-Gb/s DisplayPort Receivers in 28-nm UTBB-FDSOI

Cited by 15 publications

References 6 publications

A 5.2 Gb/s Receiver for Next-Generation 8K Displays in 180 nm CMOS Process

A 5.2 Gb/s Receiver for Next-Generation 8K Displays in 180 nm CMOS Process

A 20Gb/s Two-Stage Active Inductor CTLE in 28-nm CMOS

Multi-data rate receiver for high-speed serial interfaces

Contact Info

Product

Resources

About