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This paper deals with the low power design of synchronous finite state machines (FSM) with respect to a given sequence of primary input signals (pattern). We suggest a novel and practical synthesis approach to reduce switching activity by disabling particular self-loops combined with an appropriate state encoding. The required analysis of the FSM behavior regarding to the pattern sequence is performed by an underlying profiling step. The experimental results show that the power can be considerably reduced but the obtained reduction depends decisively on both, the FSM structure as well as the pattern sequence.

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In diesem Beitrag wird ein Ansatz zur Hardwareunterstützung komplexer Transportprotokolle am Beispiel von TCP/IP präsentiert. Dazu wird eine Hardware/Software-Partitionierung sowie eine Protocol Engine zur Beschleunigung der Protokollverarbeitung vorgestellt und deren transparente Integration in existierende Systeme beschrieben. Für Entwurf, Entwicklung und Verifikation derartiger Kommunikationssysteme ist eine umfangreiche Simulationsunterstützung erforderlich. Wir zeigen, wie VHDL-Modelle der Protocol Engine, ein Netzwerksimulator und existierende Applikationen kombiniert wurden, um diesen Prozess zu unterstützen. Zur Steigerung der Entwurfseffizienz wurden Methoden des High-Level-Entwurfs verwendet. Der Ansatz wurde mittels eines FPGA-Board prototypisch validiert, sodass erste Resultate präsentiert werden können.