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BackgroundThis paper proposes a method of implementing parallel gene prediction algorithms in MATLAB. The proposed designs are based on either Goertzel’s algorithm or on FFTs and have been implemented using varying amounts of parallelism on a central processing unit (CPU) and on a graphics processing unit (GPU).FindingsResults show that an implementation using a straightforward approach can require over 4.5 h to process 15 million base pairs (bps) whereas a properly designed one could perform the same task in less than five minutes. In the best case, a GPU implementation can yield these results in 57 s.ConclusionsThe present work shows how parallelism can be used in MATLAB for gene prediction in very large DNA sequences to produce results that are over 270 times faster than a conventional approach. This is significant as MATLAB is typically overlooked due to its apparent slow processing time even though it offers a convenient environment for bioinformatics. From a practical standpoint, this work proposes two strategies for accelerating genome data processing which rely on different parallelization mechanisms. Using a CPU, the work shows that direct access to the MEX function increases execution speed and that the PARFOR construct should be used in order to take full advantage of the parallelizable Goertzel implementation. When the target is a GPU, the work shows that data needs to be segmented into manageable sizes within the GFOR construct before processing in order to minimize execution time.

Hardware implementation of mechatronic systems become more and more feasible with the constant development of simulation software tools and more performing computer hardware. The work presented here explains the use of Matlab/Simulink and Xilinx System Generator tools and FPGA hardware in designing, simulating and evaluating control laws for mechatronic systems. Particularly, this paper reports improved results for FPGA implementation and hardware/software co-simulation of a rotor flux-oriented control loop for three-phase AC induction motors. On FPGA, the computation time achieved for the complete control loop proves to be short enough that many enhancements proposed in theory become possible, including the use of neural networks, matrix calculations, on-line monitoring, advanced control of PWM inverter-fed AC machines, and multiple hybrid controls, without affecting system performance or sacrificing precision.

Abstract-The aim of this research is to implement sensorless vector control algorithms on a single, eventually reconfigurable, chip, with a computation timing constraint of, at most, 1-6 microseconds, and a concern for implementation cost. In this article, we discuss the implementation problems and tradeoffs involved in meeting these goals on Field-Programmable Gate Arrays (FPGAs). To be able to fit a complete induction motor vector controller on a single, inexpensive FPGA chip, we estimate the area/time requirements of each module involved in sensorless vector control. We discuss, in particular, the tradeoffs of implementing the key modules, the speed and flux observers and the Clarke and Park transformations. The speed and flux observers here under consideration are extended Kalman filter-based.

RESUMEAvec la mécatronique, la recherche effectuée dans ce domaine touche nécessairement à plusieurs disciplines. Cela engendre des problèmes de recherche applicationnels très diversifiés. Le temps d'exécution du contrôle vectoriel ne doit pas dépasser quelques us, même si la physique de l'électronique de puissance ne nous fournit qu'une contrainte de l'ordre de 25 u.s pour des raisons de dissipation d'énergie chez les modules de puissance [12]. En respectant une condition temporelle aussi sévère, on démontre qu'il est possible d'utiliser cette technique pour des algorithmes encore plus complexes. Aussi, cette méthode de développement anticipe les avancements technologiques au niveau de l'électronique de puissance qui permettraient alors de profiter d'un contrôle d'une telle rapidité.La méthode proposée couvre la dernière étape pour un prototype jugé fonctionnel après simulation, soit l'intégration avec le matériel physique pour tests en laboratoire. Pour ce faire, le prototype doit être placé dans la logique du FPGA (Virtex II pro) contenu sur la carte PCI Amirix AP1000, fournie au laboratoire par la Canadian Microelectronics Corporation (CMC En résumé, la méthode doit traiter chaque bloc en boucle ouverte, mais en lui injectant des signaux de boucle fermée provenant du modèle de référence. Une fois l'assemblage du prototype terminé, la réponse de la commande vectorielle est comparée à la référence, et les résultats sont 17analysés. Il y aura nécessairement des variations entre les résultats, surtout à l'initialisation du système, mais l'analyse doit en tenir compte et juger si le prototype offre la réponse souhaitée, avec la précision demandée. Aussi, la précision doit être évaluée et ajustée en fonction de tous les cas possibles pour une certaine gamme de valeurs (ex : pour couvrir les paramètres d'un large éventail de moteurs différents).La méthode de prototypage rapide doit donc satisfaire les caractéristiques suivantes :• la généralité (pour être facilement adaptée à un autre algorithme de contrôle ou à un autre moteur);• la flexibilité d'analyse (pour produire des résultats différents, comme la précision des calculs, avec un minimum de modifications);• l'exactitude des résultats (pour la réponse du système et la précision).Une fois la méthode de prototypage développée, l'obtention des résultats pour l'analyse et le débogage se fait par simulation. Ici encore, la complexité du contrôle pose problème. 2.1,2 Survol du portillonnage (délais d'activation et temps de maintien)Avant la venue des larges FPGAs disponibles aujourd'hui, les méthodes utilisées, incluant l'utilisation de DSPs seuls ou en combinaison avec des microcontrôleurs spécialisés, permettaient un temps de cycle total de plus de 100 u.s. Il n'y avait alors pas de manière efficace d'implémenter le SVPWM, ce qui causait l'obtention d'une période de commutation aux alentours de 1-5 kHz, produisant ainsi du bruit audible. L'introduction de FPGAs plus puissants durant les années 90 a permis pour la première fois de diminuer la quantité de trait...